JPS6115257A - 周辺制御用ｌｓｉ - Google Patents
周辺制御用ｌｓｉInfo
- Publication number
- JPS6115257A JPS6115257A JP13596584A JP13596584A JPS6115257A JP S6115257 A JPS6115257 A JP S6115257A JP 13596584 A JP13596584 A JP 13596584A JP 13596584 A JP13596584 A JP 13596584A JP S6115257 A JPS6115257 A JP S6115257A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- signal
- peripheral control
- lsi
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発ＢＡはマイクロプロセッサによってアクセスされる
周辺制御用ＬＳＩＫ関する。
周辺制御用ＬＳＩＫ関する。
近年、半導体技術の進歩によシ、マイクロプロセッサ及
びその周辺ファミリーである周辺デバイス制御用のＬＳ
Ｉが安価に入手できる様になった。これら既成のＬＳＩ
コンポーネントは外部論理回路を付加せずに組合せ可能
であシ、これらが持つソフトウェア命令を用いて有機的
に結合するととＫより高性能コンピュータシステムを構
築することが出来る。上記周辺制御用ＬＳＩとして、例
えば並列入出力コントローラ、直列入出力コントローラ
、ＤＭＡコントローラ等が存在する。
びその周辺ファミリーである周辺デバイス制御用のＬＳ
Ｉが安価に入手できる様になった。これら既成のＬＳＩ
コンポーネントは外部論理回路を付加せずに組合せ可能
であシ、これらが持つソフトウェア命令を用いて有機的
に結合するととＫより高性能コンピュータシステムを構
築することが出来る。上記周辺制御用ＬＳＩとして、例
えば並列入出力コントローラ、直列入出力コントローラ
、ＤＭＡコントローラ等が存在する。
上記コンピュータシステムにおいて、マイクロプロセッ
サから周辺制御用ＬＳＩに対しデータのＲａ ａ ＱＷ
ｒ ｉ ｔ ｅを行なう際、１個のＲｅａＱＷ目ｔｅパ
ルスト次ノＲｅ ａｄ７Ｗｒ ｌ ｔ ａ ｚ！ルスの
Ｉ％１Ｈｃｚリカｔｚリイタイムを必要とする。とこで
言うリカバリイタイムとは周辺制御用ＬＳＩがマイクロ
プロセッサから、あるコマンドを受信した後、そのＬＳ
Ｉ内部でコマンド処理を終了する迄の時間を言う。換言
すれば、あるコマンドを受信してから次のコマンドを受
信する迄、少くとも上記リカバリイタイム相轟の余裕が
なければ次のコマンドは受付不可能である。従がって、
Ｒｅ＆ｄ７９／ｒ ｌ ｔ−を連続的に行なう場合、Ｒ
ｅａｄ／Ｗｒｉｔｅ命令の間Ｋ ＮＯＰ命令を挿入する
等ソフトウェア上の工夫を要し、プログラマに与える負
担が大きかった。又、クロック周波数を変えたとき、低
速では正常動作していたものが、比較的高速になると誤
動作も起こしかねない。
サから周辺制御用ＬＳＩに対しデータのＲａ ａ ＱＷ
ｒ ｉ ｔ ｅを行なう際、１個のＲｅａＱＷ目ｔｅパ
ルスト次ノＲｅ ａｄ７Ｗｒ ｌ ｔ ａ ｚ！ルスの
Ｉ％１Ｈｃｚリカｔｚリイタイムを必要とする。とこで
言うリカバリイタイムとは周辺制御用ＬＳＩがマイクロ
プロセッサから、あるコマンドを受信した後、そのＬＳ
Ｉ内部でコマンド処理を終了する迄の時間を言う。換言
すれば、あるコマンドを受信してから次のコマンドを受
信する迄、少くとも上記リカバリイタイム相轟の余裕が
なければ次のコマンドは受付不可能である。従がって、
Ｒｅ＆ｄ７９／ｒ ｌ ｔ−を連続的に行なう場合、Ｒ
ｅａｄ／Ｗｒｉｔｅ命令の間Ｋ ＮＯＰ命令を挿入する
等ソフトウェア上の工夫を要し、プログラマに与える負
担が大きかった。又、クロック周波数を変えたとき、低
速では正常動作していたものが、比較的高速になると誤
動作も起こしかねない。
本発明は上記欠点に鑑みてなされたものであシ、周辺制
御用ＬＳＩの内部にリカバリイタイムを補償するための
少量のハードウェアを付加するととＫよシッフトウエア
プログラマの負担を軽減し、且つ信頼性の向上をはかっ
た周辺制御用ＬＳＩを提供することを目的とする。
御用ＬＳＩの内部にリカバリイタイムを補償するための
少量のハードウェアを付加するととＫよシッフトウエア
プログラマの負担を軽減し、且つ信頼性の向上をはかっ
た周辺制御用ＬＳＩを提供することを目的とする。
本発明伏、周辺制御用ＬＳＩにリカバリイタイム補償の
ためのハードウェアロジックを内Ｍしたものである。こ
のハードウェアロジックは、マイクロゾロセッサから発
せられるコマンドもしくはデータの処理中ＯＮ状態を継
続し、処理が完了したときＯＦＦ状態に状態遷移するク
リップ７０ソツと、この７リツｆ７０ツブがＯＮ状態に
あるときマイクロプロセッサからのアクセスがなされる
とマイクロゾロセッサの動作をＷＡＩＴさせる信号を発
し、一方、ＯＦＦ鵠態にあるときマイクロゾロセッサか
らアクセスがなされると上記ＷＡＩＴ状態を解除するｒ
−）回路で構成される。
ためのハードウェアロジックを内Ｍしたものである。こ
のハードウェアロジックは、マイクロゾロセッサから発
せられるコマンドもしくはデータの処理中ＯＮ状態を継
続し、処理が完了したときＯＦＦ状態に状態遷移するク
リップ７０ソツと、この７リツｆ７０ツブがＯＮ状態に
あるときマイクロプロセッサからのアクセスがなされる
とマイクロゾロセッサの動作をＷＡＩＴさせる信号を発
し、一方、ＯＦＦ鵠態にあるときマイクロゾロセッサか
らアクセスがなされると上記ＷＡＩＴ状態を解除するｒ
−）回路で構成される。
上記構成を採ることによシ、コマンドもしくはデータの
りカバリイタイムを自動的に確保することが出来、従が
って、ソフトウェア上の工夫を不要とし、クロック周波
数に影響されない信頼性の高いシステムを構築出来る。
りカバリイタイムを自動的に確保することが出来、従が
って、ソフトウェア上の工夫を不要とし、クロック周波
数に影響されない信頼性の高いシステムを構築出来る。
以下、図面を使用して本発明に関し詳細に説明すゐ。第
１図は本発明の実施例を示すブロック図である。詳しく
は周辺制御用ＬＳＩ中、リカバリイタイムを補償する回
路部分のみを抽出して示しである。図において、１〜３
はマイクロプロセッサ（図示せず）から発せられるそれ
ぞれチップセレクト信号（Ｃ８ＬＳＩ） 、Ｉ１０ライ
ト信ティデバイに反転するインー守−タダートであるＯ
インバータゲート１出力はナンドＰ ） Ｊ ｌ ｓ
の一方の入力端子へ、又、インバータゲート２出力はナ
ンドダート４の他方の入力端子へ、更にインバータゲー
ト３出力はナンドｒ −） ５１７）他方の入力端子へ
接続される。ナンドｒ−）４゜５は、この周辺制御用Ｌ
ＳＩに対し、Ｉ１０ライト信号又はｒ７’ｏリード信号
が送出されたときアクティブローとなる信号を出力する
。＃ナンドグー）４．５出力はアンドｆ−） ６へ供給
される。
１図は本発明の実施例を示すブロック図である。詳しく
は周辺制御用ＬＳＩ中、リカバリイタイムを補償する回
路部分のみを抽出して示しである。図において、１〜３
はマイクロプロセッサ（図示せず）から発せられるそれ
ぞれチップセレクト信号（Ｃ８ＬＳＩ） 、Ｉ１０ライ
ト信ティデバイに反転するインー守−タダートであるＯ
インバータゲート１出力はナンドＰ ） Ｊ ｌ ｓ
の一方の入力端子へ、又、インバータゲート２出力はナ
ンドダート４の他方の入力端子へ、更にインバータゲー
ト３出力はナンドｒ −） ５１７）他方の入力端子へ
接続される。ナンドｒ−）４゜５は、この周辺制御用Ｌ
ＳＩに対し、Ｉ１０ライト信号又はｒ７’ｏリード信号
が送出されたときアクティブローとなる信号を出力する
。＃ナンドグー）４．５出力はアンドｆ−） ６へ供給
される。
アンドデートロにて論理積のとられた結果は、フリップ
７０ツゾのクロック入力端子及びノアゲート８の一方の
入力端子へ供給される。
７０ツゾのクロック入力端子及びノアゲート８の一方の
入力端子へ供給される。
７リツグフロツプ７は、マイクロゾロセッサから発せら
れるコマンドもしくはデータの処理中、継続してハイ状
態を保持するＤタイプフリップ７０ッグで構成され、該
フリップフロップのＱ出力は、ノアゲート８の他方の入
力端子へ接続される。ノアｆ−）Ｊｉ周辺制御用Ｌ８１
からマイクロプロセッサに対し発せられるレディ信号（
ＬＳＩＬＤＹ）を送出するために設けられる。９はＬＳ
Ｉ制御ロジックであシ、本発明と直接関係しないため説
明を省略するが、Ｒ・ａｄ／％ｖｒｉｔｅ動作が完了し
たとき、この完了を示す信号（卦面咀）全上記フリップ
７０ツブ７のクリア入力端子へ送出することのみ付言し
ておくっ尚、クリップ７０ツブ７のデータ入力端子の）
はｖｃｃＫバイアスされている。
れるコマンドもしくはデータの処理中、継続してハイ状
態を保持するＤタイプフリップ７０ッグで構成され、該
フリップフロップのＱ出力は、ノアゲート８の他方の入
力端子へ接続される。ノアｆ−）Ｊｉ周辺制御用Ｌ８１
からマイクロプロセッサに対し発せられるレディ信号（
ＬＳＩＬＤＹ）を送出するために設けられる。９はＬＳ
Ｉ制御ロジックであシ、本発明と直接関係しないため説
明を省略するが、Ｒ・ａｄ／％ｖｒｉｔｅ動作が完了し
たとき、この完了を示す信号（卦面咀）全上記フリップ
７０ツブ７のクリア入力端子へ送出することのみ付言し
ておくっ尚、クリップ７０ツブ７のデータ入力端子の）
はｖｃｃＫバイアスされている。
第２図は本発明が採用される周辺制御用ＬＳＩとマイク
ロプロセッサとの接続関係を示す図である。図において
、１０はマイクロプロセッサ、Ｊ １ ｉｉ ＤＭＡコ
ントローラ、１２Ｆｉクロック発生器である。ＤＭＡコ
ントローラ１１は、高速データ転送を可能とするために
設けられる周辺制御用ＬＳＩであって、連続したメモリ
アドレスとそのＲｅａｄ／Ｗｒｌ ｔｏ制御信号を発し
、マイクロプロセッサ１０の介入なしに図示されないメ
モリと周辺デーダイスとの間でデータのＲｅａｄ／Ｗｒ
ｉｔｅをコントロールする。このＤＭＡコントローラ１
１には、第１図で示したりカバリイタイム補償のための
ハードウニアロソックが内蔵される。
ロプロセッサとの接続関係を示す図である。図において
、１０はマイクロプロセッサ、Ｊ １ ｉｉ ＤＭＡコ
ントローラ、１２Ｆｉクロック発生器である。ＤＭＡコ
ントローラ１１は、高速データ転送を可能とするために
設けられる周辺制御用ＬＳＩであって、連続したメモリ
アドレスとそのＲｅａｄ／Ｗｒｌ ｔｏ制御信号を発し
、マイクロプロセッサ１０の介入なしに図示されないメ
モリと周辺デーダイスとの間でデータのＲｅａｄ／Ｗｒ
ｉｔｅをコントロールする。このＤＭＡコントローラ１
１には、第１図で示したりカバリイタイム補償のための
ハードウニアロソックが内蔵される。
図中、ＡＤＨはアドレスライン、ＤＡＴＡはデータライ
ン、油はＩ１０ライン信号、汀はＩ／ｌ）υ〜ド信号で
あシ、これらはＤＭＡコントローラ１ノをけじめ、図示
されない各周辺制御用ＬＳＩＫ接続される。１３はデコ
ーダである。デコーダ１３はマイクロプロセッサ１０よ
りアドレスラインを介してアドレス情報を得、これを解
読することによ、９ ＤＭＡコントローラ１ノ他図示さ
れない周辺制御用ＬＳＩのそれぞれに対しチップセレク
ト信号（Ｃ８ＬＳＩ）を供給する。
ン、油はＩ１０ライン信号、汀はＩ／ｌ）υ〜ド信号で
あシ、これらはＤＭＡコントローラ１ノをけじめ、図示
されない各周辺制御用ＬＳＩＫ接続される。１３はデコ
ーダである。デコーダ１３はマイクロプロセッサ１０よ
りアドレスラインを介してアドレス情報を得、これを解
読することによ、９ ＤＭＡコントローラ１ノ他図示さ
れない周辺制御用ＬＳＩのそれぞれに対しチップセレク
ト信号（Ｃ８ＬＳＩ）を供給する。
又、１４及び１５Ｖｉドライバであシ、共にＤＭＡコン
トローラ１１により生成されるレディ信号（ＬＳｒＲＤ
Ｙ）及び図示されない他側辺制御用ＬＳＩからのレディ
信号をワイヤドオアし、ＣＰＵＲＤＹ信号としてクロッ
ク発生器１２へ伝え、該クロック発生器１２ようマイク
ロプロセッサ１０へＲＥＡＤＹ信号を通知する。
トローラ１１により生成されるレディ信号（ＬＳｒＲＤ
Ｙ）及び図示されない他側辺制御用ＬＳＩからのレディ
信号をワイヤドオアし、ＣＰＵＲＤＹ信号としてクロッ
ク発生器１２へ伝え、該クロック発生器１２ようマイク
ロプロセッサ１０へＲＥＡＤＹ信号を通知する。
第３図は本発明の実施例の動作を示すタイミングチャー
トである０図における各記号は第１図、第２図に示した
それと同一である。
トである０図における各記号は第１図、第２図に示した
それと同一である。
以下、本発明実施例の動作につき第３図に示したタイミ
ングチャートを参照しながら詳細に説明する。ＤＭＡコ
ントローラ１１に対してマイクロプロセッサ１０がライ
トコマンドを送出した場合の動作から説明する。まず、
ＤＭＡコントローラ１１にチップセレクト信号、エバラ
イト信号（ともにアクティブロー）が送出される。
ングチャートを参照しながら詳細に説明する。ＤＭＡコ
ントローラ１１に対してマイクロプロセッサ１０がライ
トコマンドを送出した場合の動作から説明する。まず、
ＤＭＡコントローラ１１にチップセレクト信号、エバラ
イト信号（ともにアクティブロー）が送出される。
この信号はインバータダート１，２を通った後ナンドＰ
−）４へ供給され、ＤＭＡコントローラ１１に対してＩ
ｌｏ ′ｙイト信号（Ｃ８ＩＯＲ’）との論理積条件を
とり、ＤＭＡ：ｆｆントローラ１１に対し１７５ライト
、１７６す〜ドいずれのコマンドが送出されてもアクテ
ィブローとなるＬＳＩリー師イト信号（Ｃｌ５ＲＷ）を
生成する。
−）４へ供給され、ＤＭＡコントローラ１１に対してＩ
ｌｏ ′ｙイト信号（Ｃ８ＩＯＲ’）との論理積条件を
とり、ＤＭＡ：ｆｆントローラ１１に対し１７５ライト
、１７６す〜ドいずれのコマンドが送出されてもアクテ
ィブローとなるＬＳＩリー師イト信号（Ｃｌ５ＲＷ）を
生成する。
次いでマイクロ７ｂロセツサＪＯに対しレディ信号が出
力され、エバライト信号がインアクティゾになると、Ｃ
ｒｎＲＷもインアクティブになる。
力され、エバライト信号がインアクティゾになると、Ｃ
ｒｎＲＷもインアクティブになる。
このアクティグからインアクティ２（ローからハイ）に
なる立上がシにおいて、フリップフロップ７がセットさ
れ、コマンド処理中であることを示す信号（ＦＲＣＶＤ
Ｃ）がアクティブハイとなる・このフリップフロップ２
はＬＳＩ制御部９から発せられるコマンド処理終了信号
（ＥＮＤＰＲ）によってクリアされる。そしてＤＭＡ
：ｆｆントロー２１１に対し■ハリード又ｄ Ｉ１５ラ
イトコマンドが送出され、しかも、それよシ前のコマン
ド処理が終了していたなら、Ｃｌ０ＲＷ 、 ＦＲＣＶ
ＤＣは両方ともローとなシ、ノアｒ −） Ｊからアク
ティブハイのＬＳＩレディ信号（ＬＳＩＲＤＹ）を外部
に送出する。
なる立上がシにおいて、フリップフロップ７がセットさ
れ、コマンド処理中であることを示す信号（ＦＲＣＶＤ
Ｃ）がアクティブハイとなる・このフリップフロップ２
はＬＳＩ制御部９から発せられるコマンド処理終了信号
（ＥＮＤＰＲ）によってクリアされる。そしてＤＭＡ
：ｆｆントロー２１１に対し■ハリード又ｄ Ｉ１５ラ
イトコマンドが送出され、しかも、それよシ前のコマン
ド処理が終了していたなら、Ｃｌ０ＲＷ 、 ＦＲＣＶ
ＤＣは両方ともローとなシ、ノアｒ −） Ｊからアク
ティブハイのＬＳＩレディ信号（ＬＳＩＲＤＹ）を外部
に送出する。
外部ではこの信号をもとにマイクロプロセッサ１０に対
するレディ信号を作ることができる・上記動作につき第
３図に示したタイミングチャートを使用して説明する。
するレディ信号を作ることができる・上記動作につき第
３図に示したタイミングチャートを使用して説明する。
マイクロプロセッサ１０からチップセレク） 信号、Ｉ
、１５ ’） −トρイト信号が送出されると、ＣＩＤ
ＲＷはローとなり、前のコマンド処理が終了していてＦ
ＲＣＶＤＣがローならＬＳＩＲＤＹ信号がアクティブハ
イとなシ、マイクロプロセッサ１ｏに対しレディ信号は
ハイ状態となシ、次の命令サイクルに入ることができる
。■／′６リード又はＩ／？）ライト信号がノ・イにな
るとＣＩｂ′ＦＱＮもハイとな夛、この立上が９時に７
リツプフロツプ７がセットされ、コマンド処３１巾であ
ることを示す信号ＦＲＣＶＤＣがハイ状態となる。（Ｉ
インド■〜の） 次の命令サイクルで続けて１局リードライトコマンドが
送出されるとｃｘ’ｏ應信号はローになるが、前のコマ
ンド処理が終了せずＦＲＣＶＤＣがハイ状態を保ってい
る時はレディ信号もインアクティブローのままである。
、１５ ’） −トρイト信号が送出されると、ＣＩＤ
ＲＷはローとなり、前のコマンド処理が終了していてＦ
ＲＣＶＤＣがローならＬＳＩＲＤＹ信号がアクティブハ
イとなシ、マイクロプロセッサ１ｏに対しレディ信号は
ハイ状態となシ、次の命令サイクルに入ることができる
。■／′６リード又はＩ／？）ライト信号がノ・イにな
るとＣＩｂ′ＦＱＮもハイとな夛、この立上が９時に７
リツプフロツプ７がセットされ、コマンド処３１巾であ
ることを示す信号ＦＲＣＶＤＣがハイ状態となる。（Ｉ
インド■〜の） 次の命令サイクルで続けて１局リードライトコマンドが
送出されるとｃｘ’ｏ應信号はローになるが、前のコマ
ンド処理が終了せずＦＲＣＶＤＣがハイ状態を保ってい
る時はレディ信号もインアクティブローのままである。
従がってｌ７ｔ５リ一ド／ンイト信号も四−状態を保っ
てお、９、ＷＡＩＴすイクルが挿入される。（／インド
■〜０）前のコマンド処理が終了し、ＦＲＣＶＤＣがロ
ーになるとマイクロプロセッサ１０に対しレディ信号が
送出され、Ｉ／６リード／ライト信号、チップセレクト
信号がハイとなシ、再び次の命令サイクルに入ることが
できる（−インド０〜０）上記動作によｆｉ ＤＭＡコ
ントローラ１１から出力されたレディ信号（ＬＳＩＲＤ
Ｙ）は、他の周辺制御用ＬＳＩからのレディ信号ととも
に１個のレディ信号（ＲＥＡＤＹ）にまとめられ、マイ
クロプロセッサ１０へ入力される。
てお、９、ＷＡＩＴすイクルが挿入される。（／インド
■〜０）前のコマンド処理が終了し、ＦＲＣＶＤＣがロ
ーになるとマイクロプロセッサ１０に対しレディ信号が
送出され、Ｉ／６リード／ライト信号、チップセレクト
信号がハイとなシ、再び次の命令サイクルに入ることが
できる（−インド０〜０）上記動作によｆｉ ＤＭＡコ
ントローラ１１から出力されたレディ信号（ＬＳＩＲＤ
Ｙ）は、他の周辺制御用ＬＳＩからのレディ信号ととも
に１個のレディ信号（ＲＥＡＤＹ）にまとめられ、マイ
クロプロセッサ１０へ入力される。
以上説明の如く本発明によれば以下に列挙する効果を奏
する。
する。
＋１１ ＬＳＩリカバリイタイムを保持するためのソ
フトウェア上の工夫は必要なくなる。
フトウェア上の工夫は必要なくなる。
（２） クロック周波数に関係なくリカパリイタイム
不足による誤動作はおこらない。
不足による誤動作はおこらない。
第１図は本発明の実施例を示すブロック図、第２図は本
発明が採用される周辺制御用ＬＳＩとマイクロプロセッ
サとの接続関係を示す図、第３図は本発明実施例の動作
を示すタイミングチャートである。 １．２．３・・・インパータダー）、４−Ｓ・・・ナン
ドｒ−）、６・・・アンドｒ−）、７・・・フリップ７
０ツゾ、８・・・ノアダート、９・・・ＬＳＩ制御部、
１０・・・マイクロプロセッサ、１１・・・周辺制御用
ＬＳＩ、Ｊ２・・・クロック発生器。 出願人代理人 弁理士 鈴 江 武 廖第１図 日 第２図
発明が採用される周辺制御用ＬＳＩとマイクロプロセッ
サとの接続関係を示す図、第３図は本発明実施例の動作
を示すタイミングチャートである。 １．２．３・・・インパータダー）、４−Ｓ・・・ナン
ドｒ−）、６・・・アンドｒ−）、７・・・フリップ７
０ツゾ、８・・・ノアダート、９・・・ＬＳＩ制御部、
１０・・・マイクロプロセッサ、１１・・・周辺制御用
ＬＳＩ、Ｊ２・・・クロック発生器。 出願人代理人 弁理士 鈴 江 武 廖第１図 日 第２図
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサによつてアクセスされる周辺制御用
のＬＳＩコンポーネントであつて、該ＬＳＩコンポーネ
ントは、上記マイクロプロセッサから発せられるコマン
ドもしくはデータの処理中ＯＮ状態を継続し、上記処理
が終了したときＯＦＦ状態に状態遷移が行なわれるフリ
ップフロップと、該フリップフロップがＯＮ状態にある
ときマイクロプロセッサからアクセスがなされると、上
記マイクロプロセッサをＷＡＩＴ状態に設定するための
信号を発し、一方、上記フリップフロップがＯＦＦ状態
にあつて、且つマイクロプロセッサからアクセスがなさ
れたときに上記 ＷＡＩＴ状態を解除するゲート回路を内蔵して成ること
を特徴とする周辺制御用ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13596584A JPS6115257A (ja) | 1984-06-30 | 1984-06-30 | 周辺制御用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13596584A JPS6115257A (ja) | 1984-06-30 | 1984-06-30 | 周辺制御用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115257A true JPS6115257A (ja) | 1986-01-23 |
Family
ID=15163990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13596584A Pending JPS6115257A (ja) | 1984-06-30 | 1984-06-30 | 周辺制御用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
| JPS6469743A (en) * | 1987-09-08 | 1989-03-15 | Honda Motor Co Ltd | Fuel feed quantity control for internal combustion engine |
| US5090381A (en) * | 1989-11-17 | 1992-02-25 | Hitachi, Ltd. | Method of and apparatus for controlling an idling control valve of an internal combustion engine |
-
1984
- 1984-06-30 JP JP13596584A patent/JPS6115257A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
| JPH0552977B2 (ja) * | 1986-08-15 | 1993-08-06 | Nippon Electric Co | |
| JPS6469743A (en) * | 1987-09-08 | 1989-03-15 | Honda Motor Co Ltd | Fuel feed quantity control for internal combustion engine |
| US5090381A (en) * | 1989-11-17 | 1992-02-25 | Hitachi, Ltd. | Method of and apparatus for controlling an idling control valve of an internal combustion engine |
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