JPS61150336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61150336A JPS61150336A JP27665884A JP27665884A JPS61150336A JP S61150336 A JPS61150336 A JP S61150336A JP 27665884 A JP27665884 A JP 27665884A JP 27665884 A JP27665884 A JP 27665884A JP S61150336 A JPS61150336 A JP S61150336A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に反応性イオ
ンエツチング法によりレジスト層に被覆されていないエ
ツチング層をエツチングする方法に関する。
ンエツチング法によりレジスト層に被覆されていないエ
ツチング層をエツチングする方法に関する。
半導体の超高密度デバイスの製造において微細パターン
をエツチング加工するには、湿式エツチング法に代って
プラズマエツチング等のドライエツチング法が採用され
るようになってきている。
をエツチング加工するには、湿式エツチング法に代って
プラズマエツチング等のドライエツチング法が採用され
るようになってきている。
そしてドライエツチング法の中でも反応性イオンエツチ
ングが汎用されるようになっている。それは、反応性イ
オンエツチング法が異方性エツチング特性を有し横方向
のエツチングレートが厚み方向のそれに比べて充分に小
さく高精度のエツチングが可能であること、およびエツ
チングマスクとして通常のホトレジストパターンが使用
できることの２点による。
ングが汎用されるようになっている。それは、反応性イ
オンエツチング法が異方性エツチング特性を有し横方向
のエツチングレートが厚み方向のそれに比べて充分に小
さく高精度のエツチングが可能であること、およびエツ
チングマスクとして通常のホトレジストパターンが使用
できることの２点による。
反応性イオンエツチング法は第２図に示すような装置を
用いて行われる。この装置は、反応ガスの導入される減
圧容器内に互いに対向づる２枚の平行平板型電極１，２
を収容し、一方の電極２上にエツチングしようとする半
導体ウェハ３を置いてこの電極２に４０ ［’Ｃ］程度
の冷却水を通流しつつ両電極１，２間に高周波電力を印
加することによりプラズマを発生させ、イオンシースの
反応性イオンの加速によって異方性エツチングを行う。
用いて行われる。この装置は、反応ガスの導入される減
圧容器内に互いに対向づる２枚の平行平板型電極１，２
を収容し、一方の電極２上にエツチングしようとする半
導体ウェハ３を置いてこの電極２に４０ ［’Ｃ］程度
の冷却水を通流しつつ両電極１，２間に高周波電力を印
加することによりプラズマを発生させ、イオンシースの
反応性イオンの加速によって異方性エツチングを行う。
しかしながら、この反応性イオンエツチングにし大きな
欠点がある。すなわち第１図（ａ＞に示すように、半導
体基板１１上に酸化シリコン１２を介在させて形成され
たポリシリコン１３とＭＯシリサイド１４との２層構造
体をエツチングする場合、この２層の上に配線パターン
にしたがってレジスト層１５が形成されていると、第１
図（ｂ）に示すようにポリシリコン１３とＭＯシリサイ
ド１４の各層にサイドエツチングが生じる。
欠点がある。すなわち第１図（ａ＞に示すように、半導
体基板１１上に酸化シリコン１２を介在させて形成され
たポリシリコン１３とＭＯシリサイド１４との２層構造
体をエツチングする場合、この２層の上に配線パターン
にしたがってレジスト層１５が形成されていると、第１
図（ｂ）に示すようにポリシリコン１３とＭＯシリサイ
ド１４の各層にサイドエツチングが生じる。
この結果、エツチングの寸法精度が不安定であり、解決
が求められている。
が求められている。
本発明は上述の虫を考慮してなされたもので、反応性ド
ライエツチング法によりしかも寸法精度よく半導体ウェ
ハをエツチングできる半導体装置め製造方法を提供する
ことを目的とする。
ライエツチング法によりしかも寸法精度よく半導体ウェ
ハをエツチングできる半導体装置め製造方法を提供する
ことを目的とする。
（発明の概要〕
この目的達成のため、本発明では、反応性イオンエツチ
ングを行うに際しエツチングすべき半導体ウェハを充分
に冷却して反応熱を抑制しつつエツチングを行う方法を
提供するものである。
ングを行うに際しエツチングすべき半導体ウェハを充分
に冷却して反応熱を抑制しつつエツチングを行う方法を
提供するものである。
以下添付図面を参照して本発明を一実施例につき説明す
る。
る。
まずエツチングすべき半導体ウェハを形成する。
これは第１図（ａ）に示すように、半導体基板１上に酸
化シリコン層２を形成し、その上にポリシリコン３とＭ
Ｏシリサイド４を堆積させ、さらにその上にレジスト層
５の配線パターンを塗布により形成する。
化シリコン層２を形成し、その上にポリシリコン３とＭ
Ｏシリサイド４を堆積させ、さらにその上にレジスト層
５の配線パターンを塗布により形成する。
このように形成された半導体ウェハを第２図に示す反応
性イオンエツチング装置−によってエツチングを行なう
。この場合、半導体ウェハ３を載置する電ｆｆ１２に対
し通流すべき冷却水の温度を充分低温にする。ここでい
う低温とは１５［’Ｃ］程度の温度を指す。この温度は
従来装置における冷却水温度４０ ［℃］に比べ超低温
ともいえるものであり、冷却水温度を１５［’Ｃ］程度
まで低下させることによりエツチング中の反応熱を抑制
することができる。この反応熱が充分に抑制できないこ
とが第１図（ｂ）に示すようなサイドエツチングを生じ
る理由である。そして、半導体ウェハ３を載置すべき電
極２に通流する冷却水の温度が従来装置のように４０
［”Ｃ］程度では反応熱が充分に抑制できない。
性イオンエツチング装置−によってエツチングを行なう
。この場合、半導体ウェハ３を載置する電ｆｆ１２に対
し通流すべき冷却水の温度を充分低温にする。ここでい
う低温とは１５［’Ｃ］程度の温度を指す。この温度は
従来装置における冷却水温度４０ ［℃］に比べ超低温
ともいえるものであり、冷却水温度を１５［’Ｃ］程度
まで低下させることによりエツチング中の反応熱を抑制
することができる。この反応熱が充分に抑制できないこ
とが第１図（ｂ）に示すようなサイドエツチングを生じ
る理由である。そして、半導体ウェハ３を載置すべき電
極２に通流する冷却水の温度が従来装置のように４０
［”Ｃ］程度では反応熱が充分に抑制できない。
反応熱を充分に抑制して反応性イオンエツチングを行え
ば、充分に異方性を持ったエツチングが行われ、その結
果第１図（Ｃ）に示す如く半導体基板上の各層を寸法誤
差なくエツチングすることができる。
ば、充分に異方性を持ったエツチングが行われ、その結
果第１図（Ｃ）に示す如く半導体基板上の各層を寸法誤
差なくエツチングすることができる。
ここで半導体製造上で問題となる量産性、選択性、均一
性および寸法精度の４項・目につき従来技術と本発明と
の対比を行う。
性および寸法精度の４項・目につき従来技術と本発明と
の対比を行う。
この対比表から明らかなように量産性を殆んど低下させ
ることなく寸法精度の安定化ができる。
ることなく寸法精度の安定化ができる。
上記実施例で示した以外に、アルミニウム合金層、ポリ
シリコン層、アルミニウムーシリコン−銅（Ａｌｌ −
８ｉ −Ｃｕ ）等のエツチングにも本発明を適用する
ことができる。
シリコン層、アルミニウムーシリコン−銅（Ａｌｌ −
８ｉ −Ｃｕ ）等のエツチングにも本発明を適用する
ことができる。
（発明の効果）
本発明は上述のように、反応性イオンエツチングを行う
に際し、半導体ウェハを充分に冷却して反応熱を抑制す
るようにしたため、反応熱に起因して従来生じていたサ
イドエツチングを防止することができ、半導体製造工程
を大幅に改善することができる。
に際し、半導体ウェハを充分に冷却して反応熱を抑制す
るようにしたため、反応熱に起因して従来生じていたサ
イドエツチングを防止することができ、半導体製造工程
を大幅に改善することができる。
第１図（ａ）、（ｂ）、（ｃ）は従来および本発明の反
応性イオンエツチング工程を示したもので、同図（ａ）
はエツチング前の半導体基板断面を、同図（ｂ）は従来
技術によるエツチング後の半導体基板断面を、同図（Ｃ
）は本発明によるエツチング後の半導体基板断面をそれ
ぞれ示す図、第２図は反応性イオンエツチング装置の構
造説明図である。 １．２・・・電極、３・・・半導体ウェハ、４・・・冷
却水、１１・・・半導体基板、１２・・・酸化シリコン
、１３・・・ポリシリコン、１４・・・ＭＯシリサイド
、１５・・・レジスト層。 出願人代理人 猪 股 清華 （α） 竿２図 （ｂ） （Ｃ）
応性イオンエツチング工程を示したもので、同図（ａ）
はエツチング前の半導体基板断面を、同図（ｂ）は従来
技術によるエツチング後の半導体基板断面を、同図（Ｃ
）は本発明によるエツチング後の半導体基板断面をそれ
ぞれ示す図、第２図は反応性イオンエツチング装置の構
造説明図である。 １．２・・・電極、３・・・半導体ウェハ、４・・・冷
却水、１１・・・半導体基板、１２・・・酸化シリコン
、１３・・・ポリシリコン、１４・・・ＭＯシリサイド
、１５・・・レジスト層。 出願人代理人 猪 股 清華 （α） 竿２図 （ｂ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、減圧された反応ガス雰囲気中に互いに対向する一対
の平行平板型電極を配し、これら電極の一方上にエッチ
ングしようとする半導体ウェハを載置してこの電極に冷
却水を通流しつつ前記両電極間に高周波電力を印加する
ことにより前記半導体ウェハをエッチングする方法にお
いて、前記冷却水の温度を充分低温にしたことを特徴と
する半導体装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、 前記冷却水の温度は約１５［℃］である半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27665884A JPS61150336A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27665884A JPS61150336A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150336A true JPS61150336A (ja) | 1986-07-09 |
Family
ID=17572516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27665884A Pending JPS61150336A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489473A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor light emitting element and manufacture thereof |
| US5645683A (en) * | 1994-02-07 | 1997-07-08 | Nec Corporation | Etching method for etching a semiconductor substrate having a silicide layer and a polysilicon layer |
| WO2000067281A1 (en) * | 1999-04-29 | 2000-11-09 | Candescent Intellectual Property Services, Inc. | Plasma etching |
-
1984
- 1984-12-25 JP JP27665884A patent/JPS61150336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489473A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor light emitting element and manufacture thereof |
| US5645683A (en) * | 1994-02-07 | 1997-07-08 | Nec Corporation | Etching method for etching a semiconductor substrate having a silicide layer and a polysilicon layer |
| US6582617B1 (en) * | 1997-02-28 | 2003-06-24 | Candescent Technologies Corporation | Plasma etching using polycarbonate mask and low-pressure high density plasma |
| WO2000067281A1 (en) * | 1999-04-29 | 2000-11-09 | Candescent Intellectual Property Services, Inc. | Plasma etching |
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