JPS61146014A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61146014A JPS61146014A JP59268886A JP26888684A JPS61146014A JP S61146014 A JPS61146014 A JP S61146014A JP 59268886 A JP59268886 A JP 59268886A JP 26888684 A JP26888684 A JP 26888684A JP S61146014 A JPS61146014 A JP S61146014A
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- Japan
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- semiconductor integrated
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- potential
- gate
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- Pending
Links
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に関する。
（従来技術とその問題点）
半導体集積回路において、チップ外部からの論理信号に
よりその動作モードを切り換える場合にスタティック型
のインバータが広く用いられている。従来よく用いられ
ている回路を第２図に示す。
よりその動作モードを切り換える場合にスタティック型
のインバータが広く用いられている。従来よく用いられ
ている回路を第２図に示す。
第２図に於て、ロジック回路部１２の動作は外部論理信
号入力端子ＩＮの電圧レベルが論理１１”か論理”０”
かで異なる。今論理“１”を表わす電圧レベルが２．４
ｖ以上、論理＠Ｏ”を表わす電圧レベルが０．８ｖ以下
であるとすると、外部論理信号入力端子ＩＮに２．４ｖ
以上が入力された時トランジスタ９は導通状態となり節
点１４はほぼグランドレベルになる。逆に外部論理信号
入力端子にＯ，ＳＶ以下の電圧が印加された時にトラン
ジスタ９はカットオフ状態となり節点１４はほぼ電源レ
ベルになる。この様に外部論理信号をスタティック型の
インバータにより反転増幅し、その信号によシロシック
回路部の動作を切り換えることが一般的である。
号入力端子ＩＮの電圧レベルが論理１１”か論理”０”
かで異なる。今論理“１”を表わす電圧レベルが２．４
ｖ以上、論理＠Ｏ”を表わす電圧レベルが０．８ｖ以下
であるとすると、外部論理信号入力端子ＩＮに２．４ｖ
以上が入力された時トランジスタ９は導通状態となり節
点１４はほぼグランドレベルになる。逆に外部論理信号
入力端子にＯ，ＳＶ以下の電圧が印加された時にトラン
ジスタ９はカットオフ状態となり節点１４はほぼ電源レ
ベルになる。この様に外部論理信号をスタティック型の
インバータにより反転増幅し、その信号によシロシック
回路部の動作を切り換えることが一般的である。
ところで、半導体集積回路は年々大規模化されておシ、
それに伴い電源電流が増加する傾向にある。大きな電源
電流が半導体集積回路に流れると、パッケージのインダ
クタンス成分によシミ原線の電位変動を生じる。第２図
に示した従来例でどの様な問題が生じるか検討してみよ
う。今外部論理信号入力端子ＩＮに論理′″１″を表わ
す電圧レベル信号が印加されているとする。この時前述
した様に節点１４はほぼグランドレベルに保持されてお
シ、ロジック回路部１２はそれに応じた機能を実行して
いるとする。ここで大きな電流がグランド線７に流れ込
むとこのグランド線７と外部接地端子ｖＳＳの間のパッ
ケージのインダクタンスＬ２によジグランド線７の電位
が上昇する。グランド線７の電位が上昇するということ
はトランジスタ９のゲート・ソース間電圧が低下するこ
とになシ、実効的に外部論理信号の電圧レベルが低下し
たのと同等になる。つまシ、外部論理信号入力に対する
動作マージンが厳しくなるわけで、グランド線の電位上
昇がさらに大きくトランジスタ９が非導通になると、節
点１４のレベルがほぼ電源レベルになシロシック回路部
１４は以前と異なった機能を実行し、誤動作となる。
それに伴い電源電流が増加する傾向にある。大きな電源
電流が半導体集積回路に流れると、パッケージのインダ
クタンス成分によシミ原線の電位変動を生じる。第２図
に示した従来例でどの様な問題が生じるか検討してみよ
う。今外部論理信号入力端子ＩＮに論理′″１″を表わ
す電圧レベル信号が印加されているとする。この時前述
した様に節点１４はほぼグランドレベルに保持されてお
シ、ロジック回路部１２はそれに応じた機能を実行して
いるとする。ここで大きな電流がグランド線７に流れ込
むとこのグランド線７と外部接地端子ｖＳＳの間のパッ
ケージのインダクタンスＬ２によジグランド線７の電位
が上昇する。グランド線７の電位が上昇するということ
はトランジスタ９のゲート・ソース間電圧が低下するこ
とになシ、実効的に外部論理信号の電圧レベルが低下し
たのと同等になる。つまシ、外部論理信号入力に対する
動作マージンが厳しくなるわけで、グランド線の電位上
昇がさらに大きくトランジスタ９が非導通になると、節
点１４のレベルがほぼ電源レベルになシロシック回路部
１４は以前と異なった機能を実行し、誤動作となる。
上述の様に従来の半導体集積回路では、パッケージのイ
ンダクタンス成分により電源電流が大きい時に動作マー
ジンの低下、誤動作を生じ易く、しかも今後微細化が進
展し、チップ内部の配線によるインダクタンス成分が無
視出来なくなった場合に極めて大きな問題となる。
ンダクタンス成分により電源電流が大きい時に動作マー
ジンの低下、誤動作を生じ易く、しかも今後微細化が進
展し、チップ内部の配線によるインダクタンス成分が無
視出来なくなった場合に極めて大きな問題となる。
（発明の目的）
本発明は、上記の事情を考慮してなされたものであシ、
その目的は大きな電源電流による基準電圧線の変動があ
っても誤動作しにくく動作マージンも広い半導体集積回
路を提供することにある。
その目的は大きな電源電流による基準電圧線の変動があ
っても誤動作しにくく動作マージンも広い半導体集積回
路を提供することにある。
（発明の概要）
本発明によれば
外部論理信号を入力とするスタティック型インバータ回
路を有する半導体集積回路において、該半導体集積回路
の外部論理信号入力端子と、前記スタティック型インバ
ータ回路の入力端子間に抵抗素子を接続し、前記スタテ
ィック型インバータ回路の入力端子と、前記半導体集積
回路の内部グランド線の間に容量素子を接続したことを
特徴とする半導体集積回路が得られる。
路を有する半導体集積回路において、該半導体集積回路
の外部論理信号入力端子と、前記スタティック型インバ
ータ回路の入力端子間に抵抗素子を接続し、前記スタテ
ィック型インバータ回路の入力端子と、前記半導体集積
回路の内部グランド線の間に容量素子を接続したことを
特徴とする半導体集積回路が得られる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。第
１図に本発明の典型的な一実施例を示す。
１図に本発明の典型的な一実施例を示す。
第１図の実施例が第２図に示した従来例と異なっている
のは、本発明の実施例では外部論理信号入力ＩＮを直接
スタティック型のインバータの入力に接続せずに、外部
論理信号入力ＩＮをＲＣ回路１７を介してスタティック
型のインバータに入力している点である。なお本実施例
に於てはＲＣ回路を抵抗と容量で構成しているが、Ｂと
してはディプリーション型のトランジスタや、エンハン
スメント型のトランジスタを用いてもよく、等測的に抵
抗とみなせるものなら何でも良い。
のは、本発明の実施例では外部論理信号入力ＩＮを直接
スタティック型のインバータの入力に接続せずに、外部
論理信号入力ＩＮをＲＣ回路１７を介してスタティック
型のインバータに入力している点である。なお本実施例
に於てはＲＣ回路を抵抗と容量で構成しているが、Ｂと
してはディプリーション型のトランジスタや、エンハン
スメント型のトランジスタを用いてもよく、等測的に抵
抗とみなせるものなら何でも良い。
この様なＲＣ回路を付加すると、抵抗成分によシ等価的
に節点１３は外部論理信号入力端子と切シ離される。節
点１３は結合容量１６によジグランド線７と結合されて
いるので、容量結合によシ、グランド線７の電位変動が
節点１３に反映される。
に節点１３は外部論理信号入力端子と切シ離される。節
点１３は結合容量１６によジグランド線７と結合されて
いるので、容量結合によシ、グランド線７の電位変動が
節点１３に反映される。
結合容量１６の大きさをｃＢとし、節点１３の浮遊容量
及びトランジスタ９のゲート容量の和をＣ８とすると、
グランド線７の電位がΔ■変動した時に節点１３の電位
はΔｖ−Ｃ８／（Ｃ８＋Ｃり変動することになる。結合
容量１６の大きさＣ３ｔ−Ｃｘに較べ充分大きくしてお
くことによシ、節点１３の電位変動をグランド線７の電
位変動と殆んど同じ大きさにすることが出来る。従って
トランジスタ９のゲート・ソース間電位はグランド線７
の電位変動の如何にかかわらず殆んど一定に保持される
ので、トランジスタ９の状態は変化しないととＫなる。
及びトランジスタ９のゲート容量の和をＣ８とすると、
グランド線７の電位がΔ■変動した時に節点１３の電位
はΔｖ−Ｃ８／（Ｃ８＋Ｃり変動することになる。結合
容量１６の大きさＣ３ｔ−Ｃｘに較べ充分大きくしてお
くことによシ、節点１３の電位変動をグランド線７の電
位変動と殆んど同じ大きさにすることが出来る。従って
トランジスタ９のゲート・ソース間電位はグランド線７
の電位変動の如何にかかわらず殆んど一定に保持される
ので、トランジスタ９の状態は変化しないととＫなる。
よって、従来例のような、動作マージンの低下、さらに
は誤動作は生じない。
は誤動作は生じない。
（発明の効果）
以上説明したように本発明によればグランドレベルが変
動しても誤動作しにくく動作マージンの広いスタティッ
ク型インバータを含む半導体集積回路を得ることが出来
る。
動しても誤動作しにくく動作マージンの広いスタティッ
ク型インバータを含む半導体集積回路を得ることが出来
る。
第１図は、本発明による半導体集積回路の回路構成図、
第２図は、従来の半導体集積回路の回路構成図を示す。 図において １．２＃３，４・・・パッケージのインダクタンス成へ
５・・・半導体チップ、 ６・・・チップ内部電源線
、７・・・チップ内部グランド線、 ８・・・抵抗、９
・・・トランジスタ、１０１１１・・・インバータ、１
２・・・ロジ、り回路部、１３＃１４・・・節点、１５
・・・抵抗、１６・・・容量、１７・・・ＲＣ回路を示
す。 多 １ 口 ｔ ｇ ａｔａｔｏ ｔｚｌル４
； ｔぐ・ングー：／ｅＱイングクタンス取４ト５：
キ１１蒼ケッデ ｂ：５−・ツブ丙ｑｌぎう厘×箆
１； ケラｆ内部ヅランＦ館良 ８− 羽き、１六
。
第２図は、従来の半導体集積回路の回路構成図を示す。 図において １．２＃３，４・・・パッケージのインダクタンス成へ
５・・・半導体チップ、 ６・・・チップ内部電源線
、７・・・チップ内部グランド線、 ８・・・抵抗、９
・・・トランジスタ、１０１１１・・・インバータ、１
２・・・ロジ、り回路部、１３＃１４・・・節点、１５
・・・抵抗、１６・・・容量、１７・・・ＲＣ回路を示
す。 多 １ 口 ｔ ｇ ａｔａｔｏ ｔｚｌル４
； ｔぐ・ングー：／ｅＱイングクタンス取４ト５：
キ１１蒼ケッデ ｂ：５−・ツブ丙ｑｌぎう厘×箆
１； ケラｆ内部ヅランＦ館良 ８− 羽き、１六
。
Claims (1)
- 外部論理信号を入力とするスタティック型インバータ回
路を有する半導体集積回路において、該半導体集積回路
の外部論理信号入力端子と、前記スタティック型インバ
ータ回路の入力端子間に抵抗素子を接続し、前記スタテ
ィック型インバータ回路の入力端子と、前記半導体集積
回路の内部グランド線の間に容量素子を接続したことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268886A JPS61146014A (ja) | 1984-12-20 | 1984-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268886A JPS61146014A (ja) | 1984-12-20 | 1984-12-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61146014A true JPS61146014A (ja) | 1986-07-03 |
Family
ID=17464628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268886A Pending JPS61146014A (ja) | 1984-12-20 | 1984-12-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146014A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994925A (ja) * | 1982-10-13 | 1984-05-31 | ゼネラル・エレクトリツク・カンパニイ | 電気制御装置用の集積化パワ−オン・リセツト回路 |
-
1984
- 1984-12-20 JP JP59268886A patent/JPS61146014A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994925A (ja) * | 1982-10-13 | 1984-05-31 | ゼネラル・エレクトリツク・カンパニイ | 電気制御装置用の集積化パワ−オン・リセツト回路 |
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