JPS61141064A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPS61141064A JPS61141064A JP26289084A JP26289084A JPS61141064A JP S61141064 A JPS61141064 A JP S61141064A JP 26289084 A JP26289084 A JP 26289084A JP 26289084 A JP26289084 A JP 26289084A JP S61141064 A JPS61141064 A JP S61141064A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- output
- wait
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し技術分野１
本発明はマイクロプロセッサ等の演算制御手段を有する
電子回路、特にそれらのデータの入出力の同期を行う電
子回路に関する。
電子回路、特にそれらのデータの入出力の同期を行う電
子回路に関する。
Ｌ従来技術ｊ
近年、マイクロプロセサ等の演算制御装置の処理速度が
向上してきたため、＠翼制御装置がメモリ又は入出力ポ
ートからプログラムやデータを読出す際に、マイクロプ
ロセサのマシンサイクルにデータ転送との同期を取る為
のウェイトサイクルの挿入を必要とする場合がある。
向上してきたため、＠翼制御装置がメモリ又は入出力ポ
ートからプログラムやデータを読出す際に、マイクロプ
ロセサのマシンサイクルにデータ転送との同期を取る為
のウェイトサイクルの挿入を必要とする場合がある。
特にマイクロプロセサの読出し動作においては、一般的
に一番速いアクセスタイムが要求されるのはメモリから
プログラムを読出す場合であるので、従来技術ではマイ
クロプロセサの読出し動作詩に、１ウエイトサイクルを
マイクロプロセサに挿入する回路が使用されている。
に一番速いアクセスタイムが要求されるのはメモリから
プログラムを読出す場合であるので、従来技術ではマイ
クロプロセサの読出し動作詩に、１ウエイトサイクルを
マイクロプロセサに挿入する回路が使用されている。
また、入出力ポートは一般的にアクセスタイムが遅いた
め、マイクロプロセサが入出力ポートをアクセスする時
は、自動的にマイクロプロセサｉ身か１ウエイトサイク
ルを挿入するというものもある。
め、マイクロプロセサが入出力ポートをアクセスする時
は、自動的にマイクロプロセサｉ身か１ウエイトサイク
ルを挿入するというものもある。
しかし、昨今のように同じ型式名のマイクロプロセサや
メモリでも、低速版と高速版が存在すると次のような問
題が生じる０例えば初期のうちは低速版のマイクロプロ
セサに低速版のメモリを接続すると、マイクロプロセサ
がメモリから読出し動作を叉行する時でもウェイトサイ
クルが必要としない。ところが、高速版のマイクロプロ
セサに置き換えると共にシステムクロックの周波数を高
くするというような仕様変更が生ずると、プログラム読
出し時には２ウエイトサイクルが、プログラム読出し以
外のメモリ読出し時には１ウエイトサイクルが必要とな
る場合がある。又、逆に低速版のメモリを使っていて、
初期のうちはプログラム読出し時には２ウエイトサイク
ル、プログラム読出し以外のメモリ読出し時には１ウエ
イトサイクル挿入していたのが、高速版のメモリに置き
換えた事によって、プログラム読出し時に１ウエイトサ
イクル挿入するだけで読出し動作が行える場合でも、従
来技術ではその都度ウェイトサイクル挿入回路を設計し
直すか、不要なウェイトサイクルを挿入したままマイク
ロプロセサを使用しなければならなかった。
メモリでも、低速版と高速版が存在すると次のような問
題が生じる０例えば初期のうちは低速版のマイクロプロ
セサに低速版のメモリを接続すると、マイクロプロセサ
がメモリから読出し動作を叉行する時でもウェイトサイ
クルが必要としない。ところが、高速版のマイクロプロ
セサに置き換えると共にシステムクロックの周波数を高
くするというような仕様変更が生ずると、プログラム読
出し時には２ウエイトサイクルが、プログラム読出し以
外のメモリ読出し時には１ウエイトサイクルが必要とな
る場合がある。又、逆に低速版のメモリを使っていて、
初期のうちはプログラム読出し時には２ウエイトサイク
ル、プログラム読出し以外のメモリ読出し時には１ウエ
イトサイクル挿入していたのが、高速版のメモリに置き
換えた事によって、プログラム読出し時に１ウエイトサ
イクル挿入するだけで読出し動作が行える場合でも、従
来技術ではその都度ウェイトサイクル挿入回路を設計し
直すか、不要なウェイトサイクルを挿入したままマイク
ロプロセサを使用しなければならなかった。
前者はコストの面から見て不経済であるし、後者はマイ
クロプロセサの有効利用の面から見て得策ではない。
クロプロセサの有効利用の面から見て得策ではない。
上記の事はマイクロプロセサに限らずいわゆるミニコン
ピユータにおいても、使用素子をＴＴＬから０ＭＯ３に
又はＴＴＬからシ言ットキーＴＴＬに変更したような場
合でも同様′に生ずる。
ピユータにおいても、使用素子をＴＴＬから０ＭＯ３に
又はＴＴＬからシ言ットキーＴＴＬに変更したような場
合でも同様′に生ずる。
し目的」
本発明は以上の点に鑑みなされたもので、その目的は記
憶手段と、演箕制御手段又は入出力制御手段との間のデ
ータ転送の開始タイミングをプログラム的に設定出来る
電子回路を提供する所にある。
憶手段と、演箕制御手段又は入出力制御手段との間のデ
ータ転送の開始タイミングをプログラム的に設定出来る
電子回路を提供する所にある。
し実施例」
以下図面に従って本発明を適用した実施例について説明
する。
する。
第１図は実施例の回路ブ′Ｊ７ツク図である０図中、６
はウェイト信号発生回路、７は遅延回路、８はデータセ
レクタ、９はセレクト信号発生回路である。又、ＲＯは
マイクロプロセサのメモリ読出し開始信号、ＣＬＯＣＫ
はマイクロプロセサのシステムクロック、ＷＮＤＡＴＡ
はマイクロプロセサのデータバス、アドレスバス及びそ
の他の制御信号（例えば後述するＭＥにＲＥＱ 、 ｌ
０ＲＱ等）等゛の総称である。
はウェイト信号発生回路、７は遅延回路、８はデータセ
レクタ、９はセレクト信号発生回路である。又、ＲＯは
マイクロプロセサのメモリ読出し開始信号、ＣＬＯＣＫ
はマイクロプロセサのシステムクロック、ＷＮＤＡＴＡ
はマイクロプロセサのデータバス、アドレスバス及びそ
の他の制御信号（例えば後述するＭＥにＲＥＱ 、 ｌ
０ＲＱ等）等゛の総称である。
実施例の動作を説明する。先ず、マイクロプロセサは過
当なウェイト時間を設定する為に適当なＷＮＤＡＴＡを
設定して出力する。セレクト信号発生回路９はＷＮＤＡ
ＴＡの論理値に応じてデータセレクタ部８へ入力するセ
レクト信号５ＥＬＳＧ＋ ” ５ＥＬＳＧｎを生成する
０次に、マイクロプロセサがＲＤＩ ａｃｔｉｖｅにす
るとウェイト信号発生回路６はマイクロプロセサにＷＡ
ＩＴＩ ２をａｃｔｉｖｅにしてウェイトすべき事を知
らせる。 ＷＡＩＴＩ２がａｃｔｉｖｅになると遅延回
路７が動作を開始する。遅延回路７はＷＡＩＴＩ ２及
びＣＬＯＣＫを入力して、ＷＡＩＴＩ ２から各ｌクロ
ックすつ遅延したタイミング２２〜Ｚｍを生成する。
当なウェイト時間を設定する為に適当なＷＮＤＡＴＡを
設定して出力する。セレクト信号発生回路９はＷＮＤＡ
ＴＡの論理値に応じてデータセレクタ部８へ入力するセ
レクト信号５ＥＬＳＧ＋ ” ５ＥＬＳＧｎを生成する
０次に、マイクロプロセサがＲＤＩ ａｃｔｉｖｅにす
るとウェイト信号発生回路６はマイクロプロセサにＷＡ
ＩＴＩ ２をａｃｔｉｖｅにしてウェイトすべき事を知
らせる。 ＷＡＩＴＩ２がａｃｔｉｖｅになると遅延回
路７が動作を開始する。遅延回路７はＷＡＩＴＩ ２及
びＣＬＯＣＫを入力して、ＷＡＩＴＩ ２から各ｌクロ
ックすつ遅延したタイミング２２〜Ｚｍを生成する。
−万、データセレクタ８はセレクト入力端子５１〜Ｓｎ
に入力する信号の論理値に従って入力端子り、、Ｄ２〜
Ｄ１１に入力する信号０ 、Ｚ２〜Ｚｍ （遅延回路
出力）のいずれか１つを選んでいる。従って、その山刃
信号ＲＥＳ １１は選ばれた所定の時間後にウェイト信
号発生回路６をリセットする。ウェイト信号発生回路６
がリセットすると、信号ＷＡＩＴＩ ２が１ｎａｃｔｉ
ｖｅになる。 ＩＩＩＡＩＴＩ ２が１ｎａｃｔｉｖｅ
になればマイクロプロセサはＲＤを１ｎａｃｔｉｖｅに
する。遅延回路７はＲＤが１ｎａｃｔｉｖｅになったこ
とでマイクロプロセサが読み出し動作を終えたことを知
り、自身をリセットする。
に入力する信号の論理値に従って入力端子り、、Ｄ２〜
Ｄ１１に入力する信号０ 、Ｚ２〜Ｚｍ （遅延回路
出力）のいずれか１つを選んでいる。従って、その山刃
信号ＲＥＳ １１は選ばれた所定の時間後にウェイト信
号発生回路６をリセットする。ウェイト信号発生回路６
がリセットすると、信号ＷＡＩＴＩ ２が１ｎａｃｔｉ
ｖｅになる。 ＩＩＩＡＩＴＩ ２が１ｎａｃｔｉｖｅ
になればマイクロプロセサはＲＤを１ｎａｃｔｉｖｅに
する。遅延回路７はＲＤが１ｎａｃｔｉｖｅになったこ
とでマイクロプロセサが読み出し動作を終えたことを知
り、自身をリセットする。
このように、マイクロプロセサのプログラム出力可能な
ＷＮＤＡＴＡにより任意のウェイトサイクルを設定出来
る。
ＷＮＤＡＴＡにより任意のウェイトサイクルを設定出来
る。
第２図（ａ）は−例として米国Ｚｉ Ｌｏｇ社のマイク
ロプロセサＺ８０を用いたシステムに前述の実施例を適
用した場合の回路図である。又、第３図（ａ）は前記Ｚ
８０マイクロプロセサの信号線端子を、第３図（ｂ）は
そのバスタミングを示している。
ロプロセサＺ８０を用いたシステムに前述の実施例を適
用した場合の回路図である。又、第３図（ａ）は前記Ｚ
８０マイクロプロセサの信号線端子を、第３図（ｂ）は
そのバスタミングを示している。
周知のように２８０マイクロプロセサシステムでは、メ
モリや入出力装置がデータ転送の準備ができていない事
をマイクロプロセサへ知らせ、その間動作を待たせる為
のＷＡＩ？サイクルがある。即ち、メモリに対する読出
し／書込みの為の制御信号ＲＤ／（以下、信号名の後の
／は負論理を示す）又はＷＲ／若しくは入出力装置に対
するｌ０ＲＱ／に応じて−ＡＩＴ／が返されると、ｚａ
ｏ内ではｔ１→ｔ２ ′。
モリや入出力装置がデータ転送の準備ができていない事
をマイクロプロセサへ知らせ、その間動作を待たせる為
のＷＡＩ？サイクルがある。即ち、メモリに対する読出
し／書込みの為の制御信号ＲＤ／（以下、信号名の後の
／は負論理を示す）又はＷＲ／若しくは入出力装置に対
するｌ０ＲＱ／に応じて−ＡＩＴ／が返されると、ｚａ
ｏ内ではｔ１→ｔ２ ′。
→’Ｔ ３のタイミングがｔ１→ｔ２→ｔｗに変化して
内部のステートを一時待たせるのである。
内部のステートを一時待たせるのである。
！＄２図（ａ）に示した実施例では、Ｚ８０からＲＤ／
を受けると、信号５ＥＬＳＧ＋及び５ＥＬＳＧ２の論理
値に応じてフリップ／フロップ（以下ＦＦという）ｌの
出力ＷＡＩＴ／ １２が可変となるようになっている。
を受けると、信号５ＥＬＳＧ＋及び５ＥＬＳＧ２の論理
値に応じてフリップ／フロップ（以下ＦＦという）ｌの
出力ＷＡＩＴ／ １２が可変となるようになっている。
先ず、！＄２図（ａ）の論理素子について説明する。１
〜４はエツジトリガーのＤタイプＦＦであって、各ＦＦ
内部のＤはデータ入力端子、ＧＫはクロック入力、Ｑは
出力を表す、 ＰＲ／はプリセット入力端子で論理Ｏの
時ａｃｔｉｖｅとなる′、５はデータセレクタであって
、セレクト入力ｓｌ、ｓ２の論理値に従って第４図（ａ
）の如く入力端子Ａ、Ｂ。
〜４はエツジトリガーのＤタイプＦＦであって、各ＦＦ
内部のＤはデータ入力端子、ＧＫはクロック入力、Ｑは
出力を表す、 ＰＲ／はプリセット入力端子で論理Ｏの
時ａｃｔｉｖｅとなる′、５はデータセレクタであって
、セレクト入力ｓｌ、ｓ２の論理値に従って第４図（ａ
）の如く入力端子Ａ、Ｂ。
Ｃ，Ｄのいずれかを選択して出力端子Ｙに出力する。
信号５ＥＬＳＧ＋及び５ＥＬＳＧ２はＺ８０マイクロプ
ロセサのラッチ付き出力ポート又は後述するように第５
図のセレクト信号発生回路９からの信号であり、プログ
ラム的に信号５ＥＬＳＧ １及び５ＥＬＳＧ２の値を変
化させる事ができる。
ロセサのラッチ付き出力ポート又は後述するように第５
図のセレクト信号発生回路９からの信号であり、プログ
ラム的に信号５ＥＬＳＧ １及び５ＥＬＳＧ２の値を変
化させる事ができる。
破線６で示されるのは第１図の６に対応するＷＡＩＴ／
信号発生部、破線７で示されるのは同じく遅延回路部、
破線８はデータセレクタ部である。
信号発生部、破線７で示されるのは同じく遅延回路部、
破線８はデータセレクタ部である。
第２図（ａ）の回路によると’ｄＡＩＴ／ １２はＲＤ
／の論理値が１−０になった時にａｃｔｉｖｅになり、
その間隔はＦＦＩのＰＲ／入力端子にＯが入力されるま
でである。ＦＦ１のＰＲ／入力はデータセレクタ５の出
力端子Ｙであり信号５ＥＬＳＧ １及び５ＥＬＳＧ２の
値に応じてＹには０．ＦＦ２出力、ＦＦ３出力。
／の論理値が１−０になった時にａｃｔｉｖｅになり、
その間隔はＦＦＩのＰＲ／入力端子にＯが入力されるま
でである。ＦＦ１のＰＲ／入力はデータセレクタ５の出
力端子Ｙであり信号５ＥＬＳＧ １及び５ＥＬＳＧ２の
値に応じてＹには０．ＦＦ２出力、ＦＦ３出力。
ＦＦ４出力のいずれかが出力される。第２図（ａ）から
も容易に分るようにＦＦＩの出力は順にＦＦ２→ＦＦ３
→ＦＦ４へと入力されるのでＦＦ２〜ＦＦ３の出力は各
々Ｉ ＣＬＤＧＫタイム遅れている。従って信号５ＥＬ
ＳＧ、及び５ＥＬＳＧ２の値に応じてＷＡＩＴ／の間隔
は０．１，２，３ＣＬＯＣＫタイムとなる。
も容易に分るようにＦＦＩの出力は順にＦＦ２→ＦＦ３
→ＦＦ４へと入力されるのでＦＦ２〜ＦＦ３の出力は各
々Ｉ ＣＬＤＧＫタイム遅れている。従って信号５ＥＬ
ＳＧ、及び５ＥＬＳＧ２の値に応じてＷＡＩＴ／の間隔
は０．１，２，３ＣＬＯＣＫタイムとなる。
インへ−夕１０の役目はＲＤ／が０−１になった時にＦ
Ｆ２〜ＦＦ３をリセットする為である。
Ｆ２〜ＦＦ３をリセットする為である。
第２図（ｂ）は信号５ＥＬＳＧＩ及び５ＥＬＳＧ２が一
例として両者論理値“１″の時にＷＡＩＴ／ １２が３
ＣＬＯＣＫタイム間ａｃｔｉｖｅになる様子を示して
いる。データセレクタ５は入力端子りの信号、即ちＦＦ
４の出力をセレクトしている。つまり、ＷＡＩＴ／ １
２はＦＦ４がリセットするまテａｃｔｉｖｅである。
例として両者論理値“１″の時にＷＡＩＴ／ １２が３
ＣＬＯＣＫタイム間ａｃｔｉｖｅになる様子を示して
いる。データセレクタ５は入力端子りの信号、即ちＦＦ
４の出力をセレクトしている。つまり、ＷＡＩＴ／ １
２はＦＦ４がリセットするまテａｃｔｉｖｅである。
第２図（ｂ）のタイミングチャートを参照しながら説明
する。ＲＤ／はｔ１サイクルの立ち下がりから少し遅れ
て論理゛０′′となるのでＦＦＩの出力はｔ２サイクル
の立ち上がりで論理″″０′”となる、従って、ＷＡＩ
Ｔ／ ｌ ２はｔ２サイクルの立上がりで論理°°０”
となる。
する。ＲＤ／はｔ１サイクルの立ち下がりから少し遅れ
て論理゛０′′となるのでＦＦＩの出力はｔ２サイクル
の立ち上がりで論理″″０′”となる、従って、ＷＡＩ
Ｔ／ ｌ ２はｔ２サイクルの立上がりで論理°°０”
となる。
マイクロプロセサＺ８０では、ｔ２サイクルの立下りで
ＷＡＩＴ／ ｌ ２が論理ａ＋ ０７＃である事を知る
と次のサイクルはウェイトサイクルｔ１１１となる。
ＷＡＩＴ／ ｌ ２が論理ａ＋ ０７＃である事を知る
と次のサイクルはウェイトサイクルｔ１１１となる。
次に、ウェイトサイクルｔｗ１の立上りでＦＦＩの出力
はＦＦ２ヘシフトする。ウェイトサイクルｔＷｌの立下
りでもＷＡＩＴ／ ｌ ２が論理″０°′である為に２
８０の次のサイクルもウェイトサイクルｔｗ２となる０
次に、ウェイトサイクルｔｌ１２の立上りでＦＦ２の出
力はＦＦ３にシフトする。ウェイトサイクルｔ１１２の
立下りでも％ＩＡＩ？／ １２が論理“０″であるため
、次のサイクルもウェイトサイクルｔｌ１３となる０次
に、ウェイトサイクルｔｌ１３の立上りでＦＦ３の出力
はＦＦ４ヘシフトする。信号５ＥＬＳＧ、及び５ＥＬＳ
Ｇ２は論理−１′”のままなので、データセレクタ５の
出力ＲＥＳ ｌ ｌはＦＦ４の出力である。従って、
ＦＦ４の出力が論理” ｏ ”になるとＲＥＳ ｌ １
によりＦＦＩはリセットされて出力は論理″Ｉ ＩＴに
なりＷＡＩＴ／ ｌ ２は論理″′ｌ゛′になる。ウェ
イト、サイクルＬｊ１３の立下りでは、ＷＡＩ↑／１２
は論理“１ ”であるから１次のサイクルはｔ３サイク
ルとなる。ｔ３サイクルの立下りから少し遅れてＺ８０
がＲＤ／を論理” ｌ ”にすると、反転回路ｌＯの出
力は論理” ｏ ”となりＦＦ２ 、３ 、４のプリセ
ット入力端子ＰＲ／も論理゛°Ｏ′′となり、第２図（
ｂ）のタイミングチャートに示すようにＦＦ２ 、 Ｆ
Ｆ３ 。
はＦＦ２ヘシフトする。ウェイトサイクルｔＷｌの立下
りでもＷＡＩＴ／ ｌ ２が論理″０°′である為に２
８０の次のサイクルもウェイトサイクルｔｗ２となる０
次に、ウェイトサイクルｔｌ１２の立上りでＦＦ２の出
力はＦＦ３にシフトする。ウェイトサイクルｔ１１２の
立下りでも％ＩＡＩ？／ １２が論理“０″であるため
、次のサイクルもウェイトサイクルｔｌ１３となる０次
に、ウェイトサイクルｔｌ１３の立上りでＦＦ３の出力
はＦＦ４ヘシフトする。信号５ＥＬＳＧ、及び５ＥＬＳ
Ｇ２は論理−１′”のままなので、データセレクタ５の
出力ＲＥＳ ｌ ｌはＦＦ４の出力である。従って、
ＦＦ４の出力が論理” ｏ ”になるとＲＥＳ ｌ １
によりＦＦＩはリセットされて出力は論理″Ｉ ＩＴに
なりＷＡＩＴ／ ｌ ２は論理″′ｌ゛′になる。ウェ
イト、サイクルＬｊ１３の立下りでは、ＷＡＩ↑／１２
は論理“１ ”であるから１次のサイクルはｔ３サイク
ルとなる。ｔ３サイクルの立下りから少し遅れてＺ８０
がＲＤ／を論理” ｌ ”にすると、反転回路ｌＯの出
力は論理” ｏ ”となりＦＦ２ 、３ 、４のプリセ
ット入力端子ＰＲ／も論理゛°Ｏ′′となり、第２図（
ｂ）のタイミングチャートに示すようにＦＦ２ 、 Ｆ
Ｆ３ 。
ＦＦ４は論理” １ ”となる。
以上のように、Ｚ８０システムに第２図（ａ）の回路を
用いるとＺ８０のラッチ付き出力信号５ＥＬＳＧ＋及び
５ＥＬＳＧｚを論理−１”ならば３ウエイトサイクルが
挿入される。
用いるとＺ８０のラッチ付き出力信号５ＥＬＳＧ＋及び
５ＥＬＳＧｚを論理−１”ならば３ウエイトサイクルが
挿入される。
同様に、ラッチ付Ｓ出力信号５ＥＬＳＧ＋及び５ＥＬＳ
Ｇ２を論理″０” 、“１′°にすれば２ウエイトサイ
クル、論理“１″、“Ｏ”にすれば、１ウエイトサイク
ル、論理“０”、“０′′にすればウェイトサイクル無
しとなる。
Ｇ２を論理″０” 、“１′°にすれば２ウエイトサイ
クル、論理“１″、“Ｏ”にすれば、１ウエイトサイク
ル、論理“０”、“０′′にすればウェイトサイクル無
しとなる。
以上説明したように、第２図（ａ）の回路を用いれば、
Ｚ８０の読出し時に、Ｏウェイトサイクルから３ウエイ
トサイクルまでの挿入をプログラム的に選択できる。
Ｚ８０の読出し時に、Ｏウェイトサイクルから３ウエイ
トサイクルまでの挿入をプログラム的に選択できる。
第２図（＆）において、読出し開始信号ＲＤ／を書込み
開始信号ＷＤ／又はプログラム読出し信号Ｍｌ （第３
図（ａ））に置き換えれば、プログラム読出し時も、Ｏ
ウェイトサイクルから３ウエイトサイクルの挿入をプロ
グラムにより選択できるようになる。
開始信号ＷＤ／又はプログラム読出し信号Ｍｌ （第３
図（ａ））に置き換えれば、プログラム読出し時も、Ｏ
ウェイトサイクルから３ウエイトサイクルの挿入をプロ
グラムにより選択できるようになる。
又、第２図（ａ）の回路は５ＥＬＳＧ＋、 ５ＥＬＳＧ
２を直接Ｚ８０から入力するようにしていたが、第５図
のセレクト信号発生回路９からの５ＥＬＳＧＩ、５ＥＬ
ＳＧ２を入力するようにすると、ウェイト信号の応用範
囲が広範になる。そこで、以下にセレクト信号発生回路
９について説明する。
２を直接Ｚ８０から入力するようにしていたが、第５図
のセレクト信号発生回路９からの５ＥＬＳＧＩ、５ＥＬ
ＳＧ２を入力するようにすると、ウェイト信号の応用範
囲が広範になる。そこで、以下にセレクト信号発生回路
９について説明する。
第５図は第１図の実施例を２８０システムに組み込んだ
時のセレクト信号発生回路９の一例のブロック図である
０図中の入力信号はＰＯＲＴを除いて２８０マイクロプ
ロセサの制御信号やバス信号である（８８３図（ａ）参
照）０図中、ＤＣＯＤ２０ 。
時のセレクト信号発生回路９の一例のブロック図である
０図中の入力信号はＰＯＲＴを除いて２８０マイクロプ
ロセサの制御信号やバス信号である（８８３図（ａ）参
照）０図中、ＤＣＯＤ２０ 。
２１はアドレスデコード回路であり、アドレスバスＡ１
５〜ＡＯがそれぞれのアドレスデコード回路で規定され
る特定のアドレス範囲にあるか否かを判定しｌ又はＯを
出力する。即ち、ＤＣＯＤ２０は主記憶メモリの特定の
アドレス範囲に関して判断。
５〜ＡＯがそれぞれのアドレスデコード回路で規定され
る特定のアドレス範囲にあるか否かを判定しｌ又はＯを
出力する。即ち、ＤＣＯＤ２０は主記憶メモリの特定の
アドレス範囲に関して判断。
し、０００口２１は各、■１０ポートのポートアドレス
の範囲に関して判断する。ＬＡＴ ２２ 、２３で示さ
れるものはラッチ回路であり、ウェイトさせる時間はＬ
ＡＴ２２．２３にラッチされるデータバスＤ７〜Ｄｏの
論理値で決定される。 ＦＯＲＴ信号は入出力の各ボー
トのデータ転送速度の違いに応じて設定されるＷＡＩＴ
／ ｌ ２の遅延量を決定する信号で、１例として米国
インテル社製の８２５５のポート出力信号が考えられる
。 ＴＲＢ ２９ 、３０ 、３１は周知のトライステ
ート八ツファ（Ｔｒｉ ５ｔａｔｅ Ｂｕｆｆｅｒ）で
、その制御信号及び入力に応じて出力が０．１又は高イ
ンピーダンスの状態に変化する。
の範囲に関して判断する。ＬＡＴ ２２ 、２３で示さ
れるものはラッチ回路であり、ウェイトさせる時間はＬ
ＡＴ２２．２３にラッチされるデータバスＤ７〜Ｄｏの
論理値で決定される。 ＦＯＲＴ信号は入出力の各ボー
トのデータ転送速度の違いに応じて設定されるＷＡＩＴ
／ ｌ ２の遅延量を決定する信号で、１例として米国
インテル社製の８２５５のポート出力信号が考えられる
。 ＴＲＢ ２９ 、３０ 、３１は周知のトライステ
ート八ツファ（Ｔｒｉ ５ｔａｔｅ Ｂｕｆｆｅｒ）で
、その制御信号及び入力に応じて出力が０．１又は高イ
ンピーダンスの状態に変化する。
各ＴＲＢの出力について順に説明する。
第５図において、プログラム読出し時にはＤＣＯＤ２０
とＭｌとの論理積（ゲート２６）によ゛す、ＬＡＴ２２
の内容がＴＲＢ２９よりセレクト信号５ＥＬＳＧｌ”
５ＥＬＳＧｎとして第２図（ａ）のデータセレクタ８の
セレクタ入力に出力される。
とＭｌとの論理積（ゲート２６）によ゛す、ＬＡＴ２２
の内容がＴＲＢ２９よりセレクト信号５ＥＬＳＧｌ”
５ＥＬＳＧｎとして第２図（ａ）のデータセレクタ８の
セレクタ入力に出力される。
プログラム読出し時以外のメモリ読み出しの時には、Ｍ
ＥＭＲＥＱとＭｌの反転信号の論理積出力（ゲ−）２５
）とＤＣＯＤ２０の出力との論理積（ゲート２７）によ
り、ＬＡＴ２３の内容がＴＲＢ ３０よりセレクト信号
５ＥＬＳＧ＋ 〜５ＥＬＳＧｎとして、第２図（ａ）の
データセレクタ８のセレクト入力に出力される。
ＥＭＲＥＱとＭｌの反転信号の論理積出力（ゲ−）２５
）とＤＣＯＤ２０の出力との論理積（ゲート２７）によ
り、ＬＡＴ２３の内容がＴＲＢ ３０よりセレクト信号
５ＥＬＳＧ＋ 〜５ＥＬＳＧｎとして、第２図（ａ）の
データセレクタ８のセレクト入力に出力される。
入出力ボートからの読出し時には、入出力ボートリクエ
スト信号ｌ０ＲＱとＤＣＯＤ２１の出力との論理ａ（ゲ
ート２８）により、第５図には不図示の回路（例えば前
述の８２５５）から送られてくる信号ＰＯＲＴの内容が
ＴＲＢ ３１よりセレクト信号５ＥＬＳＧ＋〜５ＥＬＳ
Ｇｏとしてデータセレクタ８のセレクト入力に出力され
る。
スト信号ｌ０ＲＱとＤＣＯＤ２１の出力との論理ａ（ゲ
ート２８）により、第５図には不図示の回路（例えば前
述の８２５５）から送られてくる信号ＰＯＲＴの内容が
ＴＲＢ ３１よりセレクト信号５ＥＬＳＧ＋〜５ＥＬＳ
Ｇｏとしてデータセレクタ８のセレクト入力に出力され
る。
以上の説明かられかるように、第５図の回路を使えば、
プログラム読出し時、プログラム読出し時以外のメモリ
読出し時、入出力ポート読み出し時の各々について独立
に、しかもそれぞれについて特定のアドレス範囲のとき
だけ、第２図（ａ）のデータセレクター８のセレクト入
力にセレクト信号ｓｇｔ、ｓａｔ ” ５ＥＬＳＧｎを
出力できる。
プログラム読出し時、プログラム読出し時以外のメモリ
読出し時、入出力ポート読み出し時の各々について独立
に、しかもそれぞれについて特定のアドレス範囲のとき
だけ、第２図（ａ）のデータセレクター８のセレクト入
力にセレクト信号ｓｇｔ、ｓａｔ ” ５ＥＬＳＧｎを
出力できる。
こうして、Ｚ８０マイクロプロセサに限らす、ウェイト
サイクルを持つマイクロプロセサシステムに第１図の実
施例のような信号発生回路により、任意の長さのウェイ
トサイクルをプログラム的に挿入出来る。
サイクルを持つマイクロプロセサシステムに第１図の実
施例のような信号発生回路により、任意の長さのウェイ
トサイクルをプログラム的に挿入出来る。
又、本実施例によればプログラム読出し時、プログラム
読み出し時以外のメモリ読出し時、入出力ボート読出し
時において、しかもそれぞれについてアドレスを特定の
範囲に限定して、各読出し時のウェイトサイクル数をプ
ログラムによって可変に設定できる。
読み出し時以外のメモリ読出し時、入出力ボート読出し
時において、しかもそれぞれについてアドレスを特定の
範囲に限定して、各読出し時のウェイトサイクル数をプ
ログラムによって可変に設定できる。
従って、アクセスタイムの異なるメモリを混在させたり
、アクセスタイムのまちまちな入出力ボートを混在させ
て、マイクロプロセサに接続した場合でもマイクロプロ
セサの効率を落とすことなく簡単にシステムの運用が図
れ、しかも将来、仕様変更が生じてメモリのアクセスタ
イムに変更か生じたり、マイクロプロセサを高速版のも
のに換え、システムクロックも高くなったような場合に
もプログラムによって柔軟に対処できる。
、アクセスタイムのまちまちな入出力ボートを混在させ
て、マイクロプロセサに接続した場合でもマイクロプロ
セサの効率を落とすことなく簡単にシステムの運用が図
れ、しかも将来、仕様変更が生じてメモリのアクセスタ
イムに変更か生じたり、マイクロプロセサを高速版のも
のに換え、システムクロックも高くなったような場合に
もプログラムによって柔軟に対処できる。
Ｅ効果」
以上説明したように本発明の電子回路によれば、データ
転送の開始タイミングをプログラム的にいろいろと可変
出来る。
転送の開始タイミングをプログラム的にいろいろと可変
出来る。
第１図は本発明に係る実施例のブロック図、第２図（ａ
）は第１ｒ１！Ｊの実施例の一部詳細図、第２図（ｂ）
は第２図（ａ）の実施例のタイミングチャート、 第３図（ａ）は実施例の一部に使用されるマイクロプロ
セサの入出力信号を表した図。 第３図（ｂ）は第３図（＆）のマイクロプロセサのパス
タイミング図。 第４図（ＩｉＬ） 、 （ｂ）はデータセレクタ５の真
理値を表す図、 第５図はセレクト信号発生回路９の詳細回路図である。 図中、１，２，３．４・・・ＦＦ’、５・・・データセ
レクタ、６・・・ウェイト信号発生回路、７・・・遅延
回路、８・・・データセレクタ部、９・・・セレクト信
号発生回路、２０．２１・・・アドレスデコード回路Ｃ
ＤＣ０Ｄ） 、２２ 、２３・・・ラッチ回路（ＬＡＴ
）、２９．３０．３１・・・トライステートバッファ（
ＴＲＢ’）である・ 第２図 （ｂ） 第３図 （ａ）。 中５Ｖ ＧＮＤ
）は第１ｒ１！Ｊの実施例の一部詳細図、第２図（ｂ）
は第２図（ａ）の実施例のタイミングチャート、 第３図（ａ）は実施例の一部に使用されるマイクロプロ
セサの入出力信号を表した図。 第３図（ｂ）は第３図（＆）のマイクロプロセサのパス
タイミング図。 第４図（ＩｉＬ） 、 （ｂ）はデータセレクタ５の真
理値を表す図、 第５図はセレクト信号発生回路９の詳細回路図である。 図中、１，２，３．４・・・ＦＦ’、５・・・データセ
レクタ、６・・・ウェイト信号発生回路、７・・・遅延
回路、８・・・データセレクタ部、９・・・セレクト信
号発生回路、２０．２１・・・アドレスデコード回路Ｃ
ＤＣ０Ｄ） 、２２ 、２３・・・ラッチ回路（ＬＡＴ
）、２９．３０．３１・・・トライステートバッファ（
ＴＲＢ’）である・ 第２図 （ｂ） 第３図 （ａ）。 中５Ｖ ＧＮＤ
Claims (2)
- （１）論理演算制御を行う演算制御手段と、データ又は
プログラムを記憶する記憶手段と、該記憶手段と前記演
算制御手段との間のデータ転送の開始タイミングをプロ
グラム的に設定する第１のデータ転送待機手段とを有す
る電子回路。 - （２）更に入出力制御手段と第２のデータ転送待機手段
とを有し、該第２のデータ転送待機手段は記憶手段と前
記入出力制御手段との間のデータ転送の開始タイミング
をプログラム的に設定する事を特徴とする特許請求の範
囲第１項記載の電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26289084A JPS61141064A (ja) | 1984-12-14 | 1984-12-14 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26289084A JPS61141064A (ja) | 1984-12-14 | 1984-12-14 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141064A true JPS61141064A (ja) | 1986-06-28 |
Family
ID=17382037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26289084A Pending JPS61141064A (ja) | 1984-12-14 | 1984-12-14 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
-
1984
- 1984-12-14 JP JP26289084A patent/JPS61141064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
| JPH0552977B2 (ja) * | 1986-08-15 | 1993-08-06 | Nippon Electric Co |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5701417A (en) | Method and apparatus for providing initial instructions through a communications interface in a multiple computer system | |
| US6745369B1 (en) | Bus architecture for system on a chip | |
| JP2711035B2 (ja) | マルチクロック同期プロセッサユニット | |
| KR890002330B1 (ko) | 멀티프로세서 시스템 | |
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| EP0355463B1 (en) | Timer channel with multiple timer reference features | |
| EP0355363B1 (en) | Integrated circuit timer with multiple channels and dedicated service processor | |
| JPS5924462B2 (ja) | 共有メモリのアクセス制御方式 | |
| EP0212636B1 (en) | Bus state control circuit | |
| EP0355462A2 (en) | Dedicated service processor with inter-channel communication features | |
| JPS5941082A (ja) | 非同期型バス多重プロセサシステム | |
| EP0026648A2 (en) | Digital data transfer apparatus | |
| US6624659B1 (en) | Dynamically updating impedance compensation code for input and output drivers | |
| JPS61141064A (ja) | 電子回路 | |
| US7065669B2 (en) | System and method for providing a write strobe signal to a receiving element before both an address and data signal | |
| JPS59161752A (ja) | デ−タ処理システムにおける中央処理装置 | |
| JP2634609B2 (ja) | データ転送装置 | |
| JP4008196B2 (ja) | レジスタ制御装置及びマルチｃｐｕシステム | |
| KR930003448B1 (ko) | 듀얼 포트 메모리 중재회로 | |
| JPS58178467A (ja) | デ−タ転送装置 | |
| JPS6275822A (ja) | コンピユ−タシステム | |
| JP2002132579A (ja) | レジスタ制御装置 | |
| JPS59123063A (ja) | マルチ・プロセツサ・システムの共有資源アクセス方式 | |
| JPS6347854A (ja) | アクセス制御回路 |