JPS61141022A - キ−ボ−ド・インタ−フエ−ス回路の試験装置 - Google Patents
キ−ボ−ド・インタ−フエ−ス回路の試験装置Info
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- JPS61141022A JPS61141022A JP59263156A JP26315684A JPS61141022A JP S61141022 A JPS61141022 A JP S61141022A JP 59263156 A JP59263156 A JP 59263156A JP 26315684 A JP26315684 A JP 26315684A JP S61141022 A JPS61141022 A JP S61141022A
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キーボード・インターフェース回路に係り、
特にこのような回路の故障の有無を試験する試験装置に
関する。
特にこのような回路の故障の有無を試験する試験装置に
関する。
第３図に示されているように、従来のキーボード・イン
ターフェース回路２は、キーボード４から出力されたデ
ータ信号を記憶し、該データ信号をキーボード４から出
力されるクロック信号に従ってシフトしマイクロプロセ
ッサ６へ出力する人、カシフト・レジスタ８と、マイク
ロブセッサ６からキーボード４に供給されるべきデータ
信号を記憶し該データ信号をキーボード４から出力され
るクロック信号に従ってキーボード４へ出力する出力シ
フト・レジスタ１０とを含んで構成されている。
ターフェース回路２は、キーボード４から出力されたデ
ータ信号を記憶し、該データ信号をキーボード４から出
力されるクロック信号に従ってシフトしマイクロプロセ
ッサ６へ出力する人、カシフト・レジスタ８と、マイク
ロブセッサ６からキーボード４に供給されるべきデータ
信号を記憶し該データ信号をキーボード４から出力され
るクロック信号に従ってキーボード４へ出力する出力シ
フト・レジスタ１０とを含んで構成されている。
そして、キーボード４又はインターフェース回路２の故
障の有無は、キーボード４から所定のデータを入力し、
このデータがそのままマイクロプロセッサ６に到達した
か否かを見て判断している。
障の有無は、キーボード４から所定のデータを入力し、
このデータがそのままマイクロプロセッサ６に到達した
か否かを見て判断している。
上述の従来の試験方法では、キーボード４の入力データ
がそのままマイクロプロセッサ６に到達しない場合、イ
ンターフェース回路２の故障がキーボード４の故障か判
別できない欠点があった。
がそのままマイクロプロセッサ６に到達しない場合、イ
ンターフェース回路２の故障がキーボード４の故障か判
別できない欠点があった。
本発明は、キーボード・インターフェース回路の故障の
有無をキーボードの故障と区別して調べることのできる
試験装置を提供することを目的とする。
有無をキーボードの故障と区別して調べることのできる
試験装置を提供することを目的とする。
上記目的を達成するために１本発明は、キーボードから
データ信号を受けて例えばマイクロブセッサ等の他の装
置へ供給する第１シフト・レジスタ（上記入力シフト・
レジスタに相当）の入力とキーボードへデータ信号を供
給する第２シフト・レジスタ（上記出力シフト・レジス
タに相当）の出力とを少くとも試験期間の間接続する手
段と。
データ信号を受けて例えばマイクロブセッサ等の他の装
置へ供給する第１シフト・レジスタ（上記入力シフト・
レジスタに相当）の入力とキーボードへデータ信号を供
給する第２シフト・レジスタ（上記出力シフト・レジス
タに相当）の出力とを少くとも試験期間の間接続する手
段と。
試験時に禁止信号を発生する手段と、テスト・クロック
信号を発生する手段と、禁止信号に応働してキーボード
のクロック信号の代りにテスト・クロック信号を第１及
び第２シフト・レジスタに供給するクロック切換手段と
、禁止信号に応働してキーボードからデータ信号が第１
シフト・レジスタに供給されるのを禁止する手段と、第
２シフト・レジスタにテスト・データ信号を供給する手
段と、第１シフト・レジスタから出力される信号と第２
シフト・レジスタに供給されたテスト・データ信号とを
比較する手段とを具備する。
信号を発生する手段と、禁止信号に応働してキーボード
のクロック信号の代りにテスト・クロック信号を第１及
び第２シフト・レジスタに供給するクロック切換手段と
、禁止信号に応働してキーボードからデータ信号が第１
シフト・レジスタに供給されるのを禁止する手段と、第
２シフト・レジスタにテスト・データ信号を供給する手
段と、第１シフト・レジスタから出力される信号と第２
シフト・レジスタに供給されたテスト・データ信号とを
比較する手段とを具備する。
試験時、インターフェース回路の第１及び第２シフト・
レジスタにはキーボードからデータ信号及びクロック信
号は供給されない、その代りに、両シフト・レジスタに
外部からテスト・クロック信号が供給され、第２シフト
・レジスタにテスト・データ信号が供給される。即ち、
第２シフト・レジスタの出力がそのまま第１シフト・レ
ジスタに入力されることになる。そして、第１シフト・
レジスタの出力信号と元のテスト・データ信号とが不一
致のときインターフェース回路が故障と判断される。
レジスタにはキーボードからデータ信号及びクロック信
号は供給されない、その代りに、両シフト・レジスタに
外部からテスト・クロック信号が供給され、第２シフト
・レジスタにテスト・データ信号が供給される。即ち、
第２シフト・レジスタの出力がそのまま第１シフト・レ
ジスタに入力されることになる。そして、第１シフト・
レジスタの出力信号と元のテスト・データ信号とが不一
致のときインターフェース回路が故障と判断される。
第２図は、本発明の一実施例を示す、この実施例におい
て、キーボード４０の出力データ信号はＯＲゲート２８
を介してインターフェース回路２の入力用直値変換シフ
ト・レジスタ２の直列入力端子に供給される。キーボー
ド４０から出力されるクロック信号はインバータ２２に
よって反転されてＡＮＤゲート２３の一方の入力端子に
供給される。インバータ２２の入力端子はオープン・コ
レクタのインバータ２１の出力端子に接続されている。
て、キーボード４０の出力データ信号はＯＲゲート２８
を介してインターフェース回路２の入力用直値変換シフ
ト・レジスタ２の直列入力端子に供給される。キーボー
ド４０から出力されるクロック信号はインバータ２２に
よって反転されてＡＮＤゲート２３の一方の入力端子に
供給される。インバータ２２の入力端子はオープン・コ
レクタのインバータ２１の出力端子に接続されている。
オープン・コレクタ２１はその入力信号（電圧）が低レ
ベルのときにはキーボード４０から出力されるクロック
信号をそのままインバータ２２に伝達させるが、入力信
号が高レベルのときには出力信号（電圧）を低レベルに
維持しキーボード４０かも出力されるクロック信号がイ
ンバータ２２に伝達されるのを阻止する。
ベルのときにはキーボード４０から出力されるクロック
信号をそのままインバータ２２に伝達させるが、入力信
号が高レベルのときには出力信号（電圧）を低レベルに
維持しキーボード４０かも出力されるクロック信号がイ
ンバータ２２に伝達されるのを阻止する。
オープン・コレクタ２１に入力信号を供給するのは、マ
イクロプロセッサ６０のハードウェア及びプログラムか
ら構成される禁止信号発生手段６２である。禁止信号発
生手段６２は、インターフェース回路２の試験時に高レ
ベルの禁止信号をオープン・コレクタ２１に与え、キー
ボード４０から出力されるクロック信号がインターフェ
ース回路２の入力及び出力シフト・レジスタ８及び１０
に供給されるのを禁止する。また、キーボード４０はク
ロック出力端子すなわちオープン・コレクタ２１の出力
端子の信号（電圧）が一定時間以上低レベルに維持され
ると出力データの発生を停止するよう構成されている。
イクロプロセッサ６０のハードウェア及びプログラムか
ら構成される禁止信号発生手段６２である。禁止信号発
生手段６２は、インターフェース回路２の試験時に高レ
ベルの禁止信号をオープン・コレクタ２１に与え、キー
ボード４０から出力されるクロック信号がインターフェ
ース回路２の入力及び出力シフト・レジスタ８及び１０
に供給されるのを禁止する。また、キーボード４０はク
ロック出力端子すなわちオープン・コレクタ２１の出力
端子の信号（電圧）が一定時間以上低レベルに維持され
ると出力データの発生を停止するよう構成されている。
これはタイマーとスイッチの組合せで容易に構成できる
０通常動作時には、禁止信号発生手段６２は低レベル信
号を発生し、キーボード４０から出力されるクロック信
号がインバータ２２に伝達されるのを可能にする。
０通常動作時には、禁止信号発生手段６２は低レベル信
号を発生し、キーボード４０から出力されるクロック信
号がインバータ２２に伝達されるのを可能にする。
ＡＮＤゲート２３の他方の入力端子は、マイクロプロセ
ッサ６０のハードウェアとプログラムによって構成され
テスト・クロック６４に接続されている。テスト・クロ
ック６４はインターフェース回路２の試験時に入力及び
出力シフト・レジスタ８及び１０のシフト用のクロック
信号としてテスト・クロック信号を発生し、通常動作時
には高レベルの信号を発生してキーボード４０から出力
されるクロック信号がＡＮＤゲート２３を介して入力及
び出力シフト・レジスタ８及び１０に供給されるのを可
能にする。上記説明から明らかなように、オープン・コ
レクタ２１．インバータ２２及びＡＮＤゲート２３は、
キーボード４０から出力されるクロック信号とテスト・
クロック６４から出力されるテスト・クロック信号との
切換手段を構成する。
ッサ６０のハードウェアとプログラムによって構成され
テスト・クロック６４に接続されている。テスト・クロ
ック６４はインターフェース回路２の試験時に入力及び
出力シフト・レジスタ８及び１０のシフト用のクロック
信号としてテスト・クロック信号を発生し、通常動作時
には高レベルの信号を発生してキーボード４０から出力
されるクロック信号がＡＮＤゲート２３を介して入力及
び出力シフト・レジスタ８及び１０に供給されるのを可
能にする。上記説明から明らかなように、オープン・コ
レクタ２１．インバータ２２及びＡＮＤゲート２３は、
キーボード４０から出力されるクロック信号とテスト・
クロック６４から出力されるテスト・クロック信号との
切換手段を構成する。
インターフェース回路２の出力用並直変換シフト・レジ
スタ１０の並列入力端子はマイクロプロセッサ６０に接
続され、直列入力端子はキーボード４０のデータ入力端
子及びＡＮＤゲート２７の一方の入端子に接続されてい
る。ＡＮＤゲート２７の他方の入力端子は禁止信号発生
手段６２に接続され、出力端子はＯＲゲート２８の他方
の入力端子に接続されている。出力用シフト・レジスタ
ＩＯには、通常動作時にはマイクロプロセッサ６０から
再送要求等の種々の指令を与えられ、インターフェース
回路２の試験時にはマイクロプロセッサ６０のハードウ
ェアとプログラムから構成されるテスト・データ発生手
段６６からテスト・データが与えられる。マイクロプロ
セッサ６８のハードウェア及びプログラムから構成され
る比較手段６８は、試験時にテスト・データ発生手段６
６から出力されるデータと、このデータが出力用シフト
・レジスタ１０及び入力用シフト・レジスタ８を通って
戻ってくるデータとを比較するものである。
スタ１０の並列入力端子はマイクロプロセッサ６０に接
続され、直列入力端子はキーボード４０のデータ入力端
子及びＡＮＤゲート２７の一方の入端子に接続されてい
る。ＡＮＤゲート２７の他方の入力端子は禁止信号発生
手段６２に接続され、出力端子はＯＲゲート２８の他方
の入力端子に接続されている。出力用シフト・レジスタ
ＩＯには、通常動作時にはマイクロプロセッサ６０から
再送要求等の種々の指令を与えられ、インターフェース
回路２の試験時にはマイクロプロセッサ６０のハードウ
ェアとプログラムから構成されるテスト・データ発生手
段６６からテスト・データが与えられる。マイクロプロ
セッサ６８のハードウェア及びプログラムから構成され
る比較手段６８は、試験時にテスト・データ発生手段６
６から出力されるデータと、このデータが出力用シフト
・レジスタ１０及び入力用シフト・レジスタ８を通って
戻ってくるデータとを比較するものである。
次に、このように構成された第２図の実施例の動作を説
明する０通常動作時には、禁止信号発生手段６２及びテ
スト・クロック６４はそれぞれ低レベル信号及び高レベ
ル信号を発生する。従って。
明する０通常動作時には、禁止信号発生手段６２及びテ
スト・クロック６４はそれぞれ低レベル信号及び高レベ
ル信号を発生する。従って。
キーボード４０から出力されるクロック信号はインバー
タ２２及びＡＮＤゲート２３を介して入力及び出力シフ
ト・レジスタ８及び１ｏのクロック端子に供給される。
タ２２及びＡＮＤゲート２３を介して入力及び出力シフ
ト・レジスタ８及び１ｏのクロック端子に供給される。
よって、キーボード４ｏがら出力されるデータは入力シ
フト・レジスタ８において、キーボード′・クロック信
号に従って直値変換されてマイクロプロセッサ６０に供
給される。
フト・レジスタ８において、キーボード′・クロック信
号に従って直値変換されてマイクロプロセッサ６０に供
給される。
逆に、マイクロプロセッサ６０から出力されるデータは
出力シフト・レジスタ１０においてキーボード・クロッ
ク信号に従って並直変換されてキーボード４０に供給さ
れる。なお、ＡＮＤゲート２７には禁止信号発生手段６
０から低レベル信号が与えられているので、出力シフト
・レジスタ１０の出力信号が入力シフト・レジスタ８に
与えられることはない。
出力シフト・レジスタ１０においてキーボード・クロッ
ク信号に従って並直変換されてキーボード４０に供給さ
れる。なお、ＡＮＤゲート２７には禁止信号発生手段６
０から低レベル信号が与えられているので、出力シフト
・レジスタ１０の出力信号が入力シフト・レジスタ８に
与えられることはない。
インターフェース回路２の試験時には、禁止信号発生手
段６２が高レベルの禁止信号を発生する。
段６２が高レベルの禁止信号を発生する。
これによりオープン・コレクタ２１の出力側が低レベル
となる。キーボード４０はクロック出力端子・の出力信
号が一定期間以上低レベルであることを検出゛してデー
タの出力を停止する。また、一方、テスト・クロック６
４がテスト・クロック信号をＡＮＤゲート２３の一方の
入力端子に供給される。
となる。キーボード４０はクロック出力端子・の出力信
号が一定期間以上低レベルであることを検出゛してデー
タの出力を停止する。また、一方、テスト・クロック６
４がテスト・クロック信号をＡＮＤゲート２３の一方の
入力端子に供給される。
ＡＮＤゲート２３の他方の入力端子にはインバータ２２
から高レベル信号が与えられているので、テスト・クロ
ック信号は入力及び出力シフト・レジスタ８及び１０の
クロック端子に供給される。
から高レベル信号が与えられているので、テスト・クロ
ック信号は入力及び出力シフト・レジスタ８及び１０の
クロック端子に供給される。
そして、テスト・データ発生手段６６が出力シフト・レ
ジスタ１０にテスト・データを与え、る。出力シフト・
レジスタ１０は、故障がなければ、テスト・データをテ
スト・クロック信号に従って並直変換してＡＮＤゲート
２７の一方の入力端子に出力する。ＡＮＤゲート２７の
他方の入力端子には高レベルの禁止信号が与えられてい
るので、出力シフト・レジスタ１０の出力信号はＡＮＤ
ゲート２７及びＯＲゲート２８を介して入力シフト・レ
ジスタの直列入力端子に供給される。入力シフト・レジ
スタ８は、故障がなければ、テスト・データをテスト・
クロック信号に従って直値変換してマイクロプロセッサ
６０の比較手段６８に与える。比較手段６８は、入力シ
フト・レジスタ８の出力信号とテスト・データ発生手段
の出力信号とを比較する。比較手段６８が一致信号を発
生すれば、インターフェース回路２に故障が無いものと
判断される。比較手段６８が不一致信号を発生すれば、
インターフェース回路２に故障があったものと判断され
る。
ジスタ１０にテスト・データを与え、る。出力シフト・
レジスタ１０は、故障がなければ、テスト・データをテ
スト・クロック信号に従って並直変換してＡＮＤゲート
２７の一方の入力端子に出力する。ＡＮＤゲート２７の
他方の入力端子には高レベルの禁止信号が与えられてい
るので、出力シフト・レジスタ１０の出力信号はＡＮＤ
ゲート２７及びＯＲゲート２８を介して入力シフト・レ
ジスタの直列入力端子に供給される。入力シフト・レジ
スタ８は、故障がなければ、テスト・データをテスト・
クロック信号に従って直値変換してマイクロプロセッサ
６０の比較手段６８に与える。比較手段６８は、入力シ
フト・レジスタ８の出力信号とテスト・データ発生手段
の出力信号とを比較する。比較手段６８が一致信号を発
生すれば、インターフェース回路２に故障が無いものと
判断される。比較手段６８が不一致信号を発生すれば、
インターフェース回路２に故障があったものと判断され
る。
第１図は１本発明の別の実施例を示す、この実施例は、
キーボードの入力データ線と出力データ線を別々にせず
共通にするために、出力シフト・レジスタｌＯの直列出
力端子にオープン・コレクタ２４を接続し、オープン・
コレクタ２４の出力端子をキーボード４０のデータ端子
に接続するとともにインバータ２５を介して入力シフト
・レジスタ８の直列入力端子に接続したものである。オ
ープン・コレクタ２４を設けたのは、キーボード４０及
びマイクロプロセッサ６０から同時にデータが出力され
た場合に、マイクロプロセッサ６０からのデータを優先
させるためである。すなわち、キーボード４０と出力シ
フト・レジスタ１０とが同時に高レベル信号を発生した
場合、オープン・コレクタ２４の出力は低レベルとなり
、出力シフト・レジスタ１０すなわちマイクロプロセッ
サ６０からのデータが優先する。そして、キーボード４
０は高レベル信号を発生するはずだったのにデータ端子
の信号レベルが低いことを検出してデータの発生を停止
する。出力シフト・レジスタ１０の出力信号が低レベル
の時には、オープン・コレクタ２４はキーボード４０の
出力信号（電圧）を強制的に低レベルにすることはない
から、キーボード４０の出力データはインバータ２５を
介して入力シフト・レジスタ２に供給される。なお、第
１図の実施例の構成要素中、第２図と同一参照番号が付
されているものは第２図の対応する構成要素と同−構成
及び作用を有するのでここでは説明を繰返さない。
キーボードの入力データ線と出力データ線を別々にせず
共通にするために、出力シフト・レジスタｌＯの直列出
力端子にオープン・コレクタ２４を接続し、オープン・
コレクタ２４の出力端子をキーボード４０のデータ端子
に接続するとともにインバータ２５を介して入力シフト
・レジスタ８の直列入力端子に接続したものである。オ
ープン・コレクタ２４を設けたのは、キーボード４０及
びマイクロプロセッサ６０から同時にデータが出力され
た場合に、マイクロプロセッサ６０からのデータを優先
させるためである。すなわち、キーボード４０と出力シ
フト・レジスタ１０とが同時に高レベル信号を発生した
場合、オープン・コレクタ２４の出力は低レベルとなり
、出力シフト・レジスタ１０すなわちマイクロプロセッ
サ６０からのデータが優先する。そして、キーボード４
０は高レベル信号を発生するはずだったのにデータ端子
の信号レベルが低いことを検出してデータの発生を停止
する。出力シフト・レジスタ１０の出力信号が低レベル
の時には、オープン・コレクタ２４はキーボード４０の
出力信号（電圧）を強制的に低レベルにすることはない
から、キーボード４０の出力データはインバータ２５を
介して入力シフト・レジスタ２に供給される。なお、第
１図の実施例の構成要素中、第２図と同一参照番号が付
されているものは第２図の対応する構成要素と同−構成
及び作用を有するのでここでは説明を繰返さない。
試験時には、禁止信号発生手段６２が高レベル信号を発
生する。これにより、オープン・コレクタ２１の出力が
低レベルとなり、キーボード４０はクロック端子の出力
信号レベルが一定期間以上低レベルであることを検出し
てデータの発生を停止する。一方、テスト・クロック６
４はＡＮＤゲート２３を介して入力及び出力シフト・レ
ジスタ８及び１０にテスト・クロック信号を供給し、テ
スト・データ発生手段６６は出力シフト・レジスタ１０
の並列入力端子にテスト・データ信号を供給する。出力
シフト・レジスタ１０は、故障が無ければテスト・デー
タをオープン・コレクタ２４及びインバータ２５を介し
て入力シフト・レジスタ８の直列入力端子に供給する。
生する。これにより、オープン・コレクタ２１の出力が
低レベルとなり、キーボード４０はクロック端子の出力
信号レベルが一定期間以上低レベルであることを検出し
てデータの発生を停止する。一方、テスト・クロック６
４はＡＮＤゲート２３を介して入力及び出力シフト・レ
ジスタ８及び１０にテスト・クロック信号を供給し、テ
スト・データ発生手段６６は出力シフト・レジスタ１０
の並列入力端子にテスト・データ信号を供給する。出力
シフト・レジスタ１０は、故障が無ければテスト・デー
タをオープン・コレクタ２４及びインバータ２５を介し
て入力シフト・レジスタ８の直列入力端子に供給する。
入力シフト・レジスタ８は、故障が無ければ、テスト・
データをマイクロプロセッサ６０の比較手段６８にその
まま出力する。比較手段６８は、テスト・データ発生手
段６６の出力信号と入力シフト・レジスタ８の出力信号
とを比較する。比較手段６８が一致信号を発生すれば、
インターフェース回路２に故障が無いものと判断され、
そうでなければ故障があるものと判断される。
データをマイクロプロセッサ６０の比較手段６８にその
まま出力する。比較手段６８は、テスト・データ発生手
段６６の出力信号と入力シフト・レジスタ８の出力信号
とを比較する。比較手段６８が一致信号を発生すれば、
インターフェース回路２に故障が無いものと判断され、
そうでなければ故障があるものと判断される。
試験は、例えば、マイクロプロセッサ６０からキーボー
ド４０にデータ再送要求信号を数回送ったにもかかわら
ず、エラー信号ばかり送ってきたりす−るときには行わ
れるが、もちろんこれに限らない。
ド４０にデータ再送要求信号を数回送ったにもかかわら
ず、エラー信号ばかり送ってきたりす−るときには行わ
れるが、もちろんこれに限らない。
また、第１図の実施例では、通常動作時、マイクロプロ
セッサ６０からキーボード４０に送られるデータがイン
バータ２５を介して入力シフト・レジスタ２に供給され
、マイクロプロセッサ６゜に戻されるので、例えばデー
タの先頭にマイクロプロセッサ６０が出力したデータで
ある旨を示すフラグを付してキーボード４０から出力さ
れるデータと区別する必要がある。
セッサ６０からキーボード４０に送られるデータがイン
バータ２５を介して入力シフト・レジスタ２に供給され
、マイクロプロセッサ６゜に戻されるので、例えばデー
タの先頭にマイクロプロセッサ６０が出力したデータで
ある旨を示すフラグを付してキーボード４０から出力さ
れるデータと区別する必要がある。
また、上記実施例では、キーボード４０のクロック端子
の信号レベルが一定時間以上低レベルを維持することを
検出することによりキーボード４０からのデータの発生
を停止することにより入力シフト・レジスタ８にキーボ
ード４０の出力データが供給されるのを禁止しているが
、キーボード４０の出力データ信号と禁止信号の反転信
号との論理積をとることにより、キーボード４０の出力
データ信号が入力シフト・レジスタ８に供給されるのを
禁止してもよい。
の信号レベルが一定時間以上低レベルを維持することを
検出することによりキーボード４０からのデータの発生
を停止することにより入力シフト・レジスタ８にキーボ
ード４０の出力データが供給されるのを禁止しているが
、キーボード４０の出力データ信号と禁止信号の反転信
号との論理積をとることにより、キーボード４０の出力
データ信号が入力シフト・レジスタ８に供給されるのを
禁止してもよい。
また、上記実施例では、禁止信号発生手段６２、テスト
・クロック６４、テスト・データ発生手段６６及び比較
手段６８をマイクロプロセッサ６０のハードウェアとプ
ログラムの組合せによって構成しているが、マイクロプ
ロセッサとは全く別個のハードウニ、アによって構成す
ることもできる。
・クロック６４、テスト・データ発生手段６６及び比較
手段６８をマイクロプロセッサ６０のハードウェアとプ
ログラムの組合せによって構成しているが、マイクロプ
ロセッサとは全く別個のハードウニ、アによって構成す
ることもできる。
また、上記実施例では、インターフェース回路は、直値
変換及び並直変換シフト・レジスタで構成されているが
、本発明はこれに限定されず１例えばシリアルイン・−
シリアルアウト及びパラレルイン・パラレルアウト等種
々のシフト・レジスタで構成されるインターフェース回
路に適用できる。
変換及び並直変換シフト・レジスタで構成されているが
、本発明はこれに限定されず１例えばシリアルイン・−
シリアルアウト及びパラレルイン・パラレルアウト等種
々のシフト・レジスタで構成されるインターフェース回
路に適用できる。
上記説明から明らかなように、本発明は、キーボードか
ら出力されるデータ及びクロック信号を使用せずにイン
ターフェース回路の試験を行うものであるから、キーボ
ードの故障と混同することなくインターフェース回路自
体の故障を検出できる。
ら出力されるデータ及びクロック信号を使用せずにイン
ターフェース回路の試験を行うものであるから、キーボ
ードの故障と混同することなくインターフェース回路自
体の故障を検出できる。
第１図は本発明によるキーボード・インターフェース回
路の試験装置の一実施例を示すブロック図。 第２図は本発明によるキーボード・インターフェース回
路の試験装置の別の実施例を示すブロック図、 第３図は従来のキーボード・インターフェース回路を示
すブロック図である。 ２・・・・インターフェース回路、８・・・・入力シフ
ト・レジスタ、１０・・・・出力シフト・レジスタ、２
１．２４・・・・オーブン・コレクタ、２２．２５・・
・・インバータ、２３・・・・ＡＮＤゲート、２８・・
・・ＯＲゲート、４０・・・・キーボード、６０・・・
・マイクロプロセッサ、６２・・・・禁止信号発生手段
。 ６４・・・・テスト・クロック、６６・・・・テスト・
データ発生手段、６８・・・・比較手段。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 第１武 第３図
路の試験装置の一実施例を示すブロック図。 第２図は本発明によるキーボード・インターフェース回
路の試験装置の別の実施例を示すブロック図、 第３図は従来のキーボード・インターフェース回路を示
すブロック図である。 ２・・・・インターフェース回路、８・・・・入力シフ
ト・レジスタ、１０・・・・出力シフト・レジスタ、２
１．２４・・・・オーブン・コレクタ、２２．２５・・
・・インバータ、２３・・・・ＡＮＤゲート、２８・・
・・ＯＲゲート、４０・・・・キーボード、６０・・・
・マイクロプロセッサ、６２・・・・禁止信号発生手段
。 ６４・・・・テスト・クロック、６６・・・・テスト・
データ発生手段、６８・・・・比較手段。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 第１武 第３図
Claims (1)
- 【特許請求の範囲】 キーボードから出力されたデータ信号を記憶し該データ
信号を前記キーボードから出力されるクロック信号に従
つてシフトして出力する第１シフト・レジスタと、前記
キーボードに供給されるべきデータ信号を記憶し該デー
タ信号を前記キーボードから出力されるクロック信号に
従つてシフトして出力する第２シフト・レジスタとを有
するインターフェース回路の故障の有無を試験する試験
装置において、 前記第２シフト・レジスタの出力を前記第１シフト・レ
ジスタの入力に少くとも試験期間の間接続する手段と、 試験時に禁止信号を発生する手段と、 テスト・クロックを発生する手段と、 前記キーボードからクロック信号が前記第１及び第２シ
フト・レジスタに供給されるのを禁止し且つ前記テスト
・クロック信号を前記第１及び第２シフト・レジスタに
供給するために前記禁止信号に応働するクロック切換手
段と、 前記キーボードからデータ信号が前記第１シフト・レジ
スタに供給されるのを禁止するために前記禁止信号に応
働する手段と、 前記第２シフト・レジスタにテスト・データ信号を供給
する手段と、 前記第１及び第２シフト・レジスタの故障の有無を判定
するために前記第２シフト・レジスタに供給されたテス
ト・データ信号と前記第１シフト・レジスタから出力さ
れる信号とを比較する手段とを具備するキーボード・イ
ンターフェース回路の試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263156A JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
| DE8585113177T DE3583590D1 (de) | 1984-12-14 | 1985-10-17 | Testsystem fuer eine tastaturschnittstellenschaltung. |
| EP85113177A EP0184639B1 (en) | 1984-12-14 | 1985-10-17 | Test system for keyboard interface circuit |
| US06/806,077 US4692691A (en) | 1984-12-14 | 1985-12-05 | Test system for keyboard interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263156A JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141022A true JPS61141022A (ja) | 1986-06-28 |
| JPH0378647B2 JPH0378647B2 (ja) | 1991-12-16 |
Family
ID=17385572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263156A Granted JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4692691A (ja) |
| EP (1) | EP0184639B1 (ja) |
| JP (1) | JPS61141022A (ja) |
| DE (1) | DE3583590D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365165A (en) * | 1986-09-19 | 1994-11-15 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US4947395A (en) * | 1989-02-10 | 1990-08-07 | Ncr Corporation | Bus executed scan testing method and apparatus |
| US5228045A (en) * | 1990-08-06 | 1993-07-13 | Ncr Corporation | Test driver for connecting a standard test port integrated circuit chip to a controlling computer |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| US5471153A (en) * | 1991-04-26 | 1995-11-28 | Vlsi Technologies, Inc. | Methods and circuits for testing open collectors and open drains |
| US5581693A (en) * | 1993-07-14 | 1996-12-03 | Dell Usa, L.P. | Method and apparatus for inhibiting computer interface clocks during diagnostic testing |
| DE19822389A1 (de) | 1998-05-19 | 1999-11-25 | Hoogovens Aluminium Profiltech | Biegevorrichtung |
| CN1885272B (zh) * | 2005-06-25 | 2010-05-26 | 鸿富锦精密工业（深圳）有限公司 | Ps/2接口的检测装置与方法 |
| US7366597B2 (en) * | 2005-07-22 | 2008-04-29 | Gm Global Technology Operations, Inc. | Validating control system software variables |
| TWI438454B (zh) * | 2011-12-22 | 2014-05-21 | Wistron Corp | 鍵盤自動測試方法及應用其之鍵盤自動測試系統 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8004176A (nl) * | 1980-07-21 | 1982-02-16 | Philips Nv | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
| US4500836A (en) * | 1980-10-31 | 1985-02-19 | Pacific Western Systems, Inc. | Automatic wafer prober with programmable tester interface |
| US4503387A (en) * | 1982-12-30 | 1985-03-05 | Harris Corporation | A.C. Testing of logic arrays |
| DE3313449C2 (de) * | 1983-04-13 | 1987-01-02 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Vorrichtung zum Prüfen von Flachbaugruppen |
-
1984
- 1984-12-14 JP JP59263156A patent/JPS61141022A/ja active Granted
-
1985
- 1985-10-17 DE DE8585113177T patent/DE3583590D1/de not_active Expired - Lifetime
- 1985-10-17 EP EP85113177A patent/EP0184639B1/en not_active Expired
- 1985-12-05 US US06/806,077 patent/US4692691A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0184639A3 (en) | 1988-06-01 |
| EP0184639A2 (en) | 1986-06-18 |
| JPH0378647B2 (ja) | 1991-12-16 |
| US4692691A (en) | 1987-09-08 |
| DE3583590D1 (de) | 1991-08-29 |
| EP0184639B1 (en) | 1991-07-24 |
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