JPS6113268B2 - - Google Patents
Info
- Publication number
- JPS6113268B2 JPS6113268B2 JP56008469A JP846981A JPS6113268B2 JP S6113268 B2 JPS6113268 B2 JP S6113268B2 JP 56008469 A JP56008469 A JP 56008469A JP 846981 A JP846981 A JP 846981A JP S6113268 B2 JPS6113268 B2 JP S6113268B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bus
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1678—Details of memory controller using bus width
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置、特にその情報記憶及び
転送機構に係る。
転送機構に係る。
従来、複数ビツトからなる並列データを同時に
処理する情報処理装置の情報（以下、データとい
う）の記憶及び転送機構は、第１図に示す様に、
複数の信号線群からなるデータバス２上の並列デ
ータを書き込み用バツフア７で受け、格納命令信
号４によりアドレス信号５で指定された記憶部８
の記憶領域に並列データを同時に格納し、また記
憶部８から読み出されるデータはアドレス信号５
で指定されて読み出しバツフア６に送り、その後
読み出し命令信号３により並列データを同時にデ
ータバス１に転送するように構成されていた。
処理する情報処理装置の情報（以下、データとい
う）の記憶及び転送機構は、第１図に示す様に、
複数の信号線群からなるデータバス２上の並列デ
ータを書き込み用バツフア７で受け、格納命令信
号４によりアドレス信号５で指定された記憶部８
の記憶領域に並列データを同時に格納し、また記
憶部８から読み出されるデータはアドレス信号５
で指定されて読み出しバツフア６に送り、その後
読み出し命令信号３により並列データを同時にデ
ータバス１に転送するように構成されていた。
従つて、この様な機構をもつ従来の情報処理装
置では、データバス１，２を構成する信号線には
処理される並列データビツト数に等しい数が与え
られており、かつそれらは対応するバツフア６，
７に共通に接続されているために転送されるビツ
ト数が固定されてしまつていた。このため、処理
すべきデータのビツト長を任意に変化しながら、
かつ同時に記憶部に書き込んだり、読み出したり
することはできなかつた。
置では、データバス１，２を構成する信号線には
処理される並列データビツト数に等しい数が与え
られており、かつそれらは対応するバツフア６，
７に共通に接続されているために転送されるビツ
ト数が固定されてしまつていた。このため、処理
すべきデータのビツト長を任意に変化しながら、
かつ同時に記憶部に書き込んだり、読み出したり
することはできなかつた。
本発明の目的は処理すべきデータ長を任意に変
化し、かつそれを同時に読み出したり書き込んだ
りすることを可能とする機構を有する情報処理装
置を提供することである。
化し、かつそれを同時に読み出したり書き込んだ
りすることを可能とする機構を有する情報処理装
置を提供することである。
以下、本発明の一実施例を第２図を参照して説
明する。本実施例によれば、メモリ１４内の記憶
領域を指定するアドレス信号のうちその最低ビツ
ト信号１６とデータ長切換信号１３とを、読み出
し用バツフア２０，２１及び書き込み用バツフア
２２，２３に共通に与え、それらの読み出し及び
書き込み制御を読み出し命令信号１５及び書き込
み命令信号１４により制御するようにしている。
ここで２０，２２を一組とするバツフア群と、２
１，２３を一組とするバツブア群は、メモリ２４
のうち奇数アドレス領域Ａと偶数アドレス領域Ｂ
に夫々対応して接続される。一方、アドレス信号
のうち最低位ビツトを除いたアドレス信号１７は
偶数及び奇数アドレス領域Ｂ，Ａに共通に供給さ
れる。奇数アドレス領域Ａに接続された読み出し
用バツフア２０の出力は選択回路１８に送られ、
ここからデータ長切換信号１３によつてデータバ
ス１１及び１２のうちいずれか一方に転送され
る。同様に奇数アドレス領域Ａに接続された書き
込み用バツフア２２へはデータ長切換信号１３に
よつて制御されるマルチプレクサ１９を介してデ
ータバス１１及び１２のうちいずれか一方のバス
上のデータが選択されて入力される。ここで、バ
ス１１，１２は夫々１アドレスで指定可能な最大
ビツト数と等しい数の信号線を有していればよ
い。
明する。本実施例によれば、メモリ１４内の記憶
領域を指定するアドレス信号のうちその最低ビツ
ト信号１６とデータ長切換信号１３とを、読み出
し用バツフア２０，２１及び書き込み用バツフア
２２，２３に共通に与え、それらの読み出し及び
書き込み制御を読み出し命令信号１５及び書き込
み命令信号１４により制御するようにしている。
ここで２０，２２を一組とするバツフア群と、２
１，２３を一組とするバツブア群は、メモリ２４
のうち奇数アドレス領域Ａと偶数アドレス領域Ｂ
に夫々対応して接続される。一方、アドレス信号
のうち最低位ビツトを除いたアドレス信号１７は
偶数及び奇数アドレス領域Ｂ，Ａに共通に供給さ
れる。奇数アドレス領域Ａに接続された読み出し
用バツフア２０の出力は選択回路１８に送られ、
ここからデータ長切換信号１３によつてデータバ
ス１１及び１２のうちいずれか一方に転送され
る。同様に奇数アドレス領域Ａに接続された書き
込み用バツフア２２へはデータ長切換信号１３に
よつて制御されるマルチプレクサ１９を介してデ
ータバス１１及び１２のうちいずれか一方のバス
上のデータが選択されて入力される。ここで、バ
ス１１，１２は夫々１アドレスで指定可能な最大
ビツト数と等しい数の信号線を有していればよ
い。
今、例えばＮビツト長の並列データを処理する
場合を考えると、アドレス信号が偶数の場合は、
アドレス最低位ビツト信号１６及びデータ長切換
信号１３によつて偶数アドレス領域Ｂに接続され
たバツフア２１，２３が選択され、書き込み命令
信号１５あるいは読み出し命令信号１４によつて
いずれか一方が活性化される為、最低位ビツト信
号１６を除いたアドレス信号１７で指定される偶
数アドレス領域Ｂとデータバス１１及び１２が接
続されデータ転送処理が行われる。一方、アドレ
ス信号が奇数の場合は、アドレス最低位ビツト信
号１６及びデータ長切換信号１３によつて奇数ア
ドレス領域Ａに接続されたバツフア２０，２２が
選択され、書き込み命令信号１４および読み出し
命令信号１５によりいずれか一方のバツフアが活
性化される。この結果最低位ビツト信号１６を除
いたアドレス信号１７により指定される奇数アド
レス領域Ａとデータバス１１，１２とが接続され
る。勿論この時バツフア２２，２３はバス１１，
１２とは切り離されている。この奇数アドレス時
の動作は、例えば読み出しバツフア２０が活性化
されるとデータ長切換信号１３により選択回路１
８はバス１１に接続されこのバス１１へデータを
転送する。一方、書き込み時はバツフア２２が活
性化されデータバス１２上の並列データが、デー
タ長切換信号１３により制御されたマルチプレク
サ１９を介して書き込みバツフア２２に転送され
メモリ２４の奇数アドレス領域Ａへ格納される。
場合を考えると、アドレス信号が偶数の場合は、
アドレス最低位ビツト信号１６及びデータ長切換
信号１３によつて偶数アドレス領域Ｂに接続され
たバツフア２１，２３が選択され、書き込み命令
信号１５あるいは読み出し命令信号１４によつて
いずれか一方が活性化される為、最低位ビツト信
号１６を除いたアドレス信号１７で指定される偶
数アドレス領域Ｂとデータバス１１及び１２が接
続されデータ転送処理が行われる。一方、アドレ
ス信号が奇数の場合は、アドレス最低位ビツト信
号１６及びデータ長切換信号１３によつて奇数ア
ドレス領域Ａに接続されたバツフア２０，２２が
選択され、書き込み命令信号１４および読み出し
命令信号１５によりいずれか一方のバツフアが活
性化される。この結果最低位ビツト信号１６を除
いたアドレス信号１７により指定される奇数アド
レス領域Ａとデータバス１１，１２とが接続され
る。勿論この時バツフア２２，２３はバス１１，
１２とは切り離されている。この奇数アドレス時
の動作は、例えば読み出しバツフア２０が活性化
されるとデータ長切換信号１３により選択回路１
８はバス１１に接続されこのバス１１へデータを
転送する。一方、書き込み時はバツフア２２が活
性化されデータバス１２上の並列データが、デー
タ長切換信号１３により制御されたマルチプレク
サ１９を介して書き込みバツフア２２に転送され
メモリ２４の奇数アドレス領域Ａへ格納される。
次に、2Nビツト長の並列データを処理する場
合を考えると、メモリ２４からの読み出し時にお
いては、データ長切換信号１３および読み出し命
令信号１５により読み出し用バツフア２０，２１
の両方を活性化して、最低位ビツト信号１６を除
いたアドレス信号１７により共通に指定された偶
数アドレス領域Ｂと奇数アドレス領域Ａとから
夫々Ｎビツト長づつの並列データが同時に読み出
され読み出しバツフア２０，２１に取り込まれ
る。またデータ長切換信号１３は選択回路１８を
制御してデータバス１２とバツフア２０とを接続
するようにする。この結果、偶数アドレス領域Ｂ
から読み出されたＮビツト長の並列データはバツ
フア２１を介してそのままデータバス１１へ送ら
れ、奇数アドレス領域Ａから読み出されたＮビツ
ト長の並列データはバツフア２０及び選択回路１
８を介してデータバス１２へ同時に送られる。従
つて、2Nビツト長のデータがＮビツト長のデー
タ転送と同一時間で速やかに転送できる。
合を考えると、メモリ２４からの読み出し時にお
いては、データ長切換信号１３および読み出し命
令信号１５により読み出し用バツフア２０，２１
の両方を活性化して、最低位ビツト信号１６を除
いたアドレス信号１７により共通に指定された偶
数アドレス領域Ｂと奇数アドレス領域Ａとから
夫々Ｎビツト長づつの並列データが同時に読み出
され読み出しバツフア２０，２１に取り込まれ
る。またデータ長切換信号１３は選択回路１８を
制御してデータバス１２とバツフア２０とを接続
するようにする。この結果、偶数アドレス領域Ｂ
から読み出されたＮビツト長の並列データはバツ
フア２１を介してそのままデータバス１１へ送ら
れ、奇数アドレス領域Ａから読み出されたＮビツ
ト長の並列データはバツフア２０及び選択回路１
８を介してデータバス１２へ同時に送られる。従
つて、2Nビツト長のデータがＮビツト長のデー
タ転送と同一時間で速やかに転送できる。
格納時においては、データ長切換信号１３によ
りマルチプレクサ１９はデータバス１１からのデ
ータを入力するように選択される。しかも、デー
タ長切換信号１３および書き込み命令信号１４に
より書き込み用バツフアーが２２，２３が同時に
活性化される為、データバス１１上のＮビツト長
並列データは奇数アドレス領域Ａ内に、又データ
バス１２上のＮビツト長並列データは偶数アドレ
ス領域Ｂ内に同時に格納される。尚、書き込み時
のメモリ２４のアドレスはアドレス信号１７によ
つて各領域Ａ，Ｂ共同一アドレスが指定される。
りマルチプレクサ１９はデータバス１１からのデ
ータを入力するように選択される。しかも、デー
タ長切換信号１３および書き込み命令信号１４に
より書き込み用バツフアーが２２，２３が同時に
活性化される為、データバス１１上のＮビツト長
並列データは奇数アドレス領域Ａ内に、又データ
バス１２上のＮビツト長並列データは偶数アドレ
ス領域Ｂ内に同時に格納される。尚、書き込み時
のメモリ２４のアドレスはアドレス信号１７によ
つて各領域Ａ，Ｂ共同一アドレスが指定される。
以上のように、本実施例によればＮビツト長の
処理も2Nビツト長の処理も同一の時間でできる
ようになるので、長いビツト長のデータ転送処理
が高速化される。しかも、処理ビツト長の切り換
えも極めて簡単である。
処理も2Nビツト長の処理も同一の時間でできる
ようになるので、長いビツト長のデータ転送処理
が高速化される。しかも、処理ビツト長の切り換
えも極めて簡単である。
尚、マルチプレクサ１９及び選択回路１８の切
り換え動作は、例えばデータ長切換信号１３の論
理レベルを変えることによりＮ及び2Nビツト処
理で異なるバス選択を行なうようにすればよい。
又、Ｎ，2Nのように倍長ビツト処理のみなら
ず、データバス１１あるいは１２の信号線の一部
をバツフアあるいはマルチプレクサ、選択回路と
接続するようにして、任意のビツト長に変化させ
るようにしてもよい。又、偶数、奇数の分類の他
アドレスの下位２ビツトを用いれば４個のブロツ
クに分類することもできる。
り換え動作は、例えばデータ長切換信号１３の論
理レベルを変えることによりＮ及び2Nビツト処
理で異なるバス選択を行なうようにすればよい。
又、Ｎ，2Nのように倍長ビツト処理のみなら
ず、データバス１１あるいは１２の信号線の一部
をバツフアあるいはマルチプレクサ、選択回路と
接続するようにして、任意のビツト長に変化させ
るようにしてもよい。又、偶数、奇数の分類の他
アドレスの下位２ビツトを用いれば４個のブロツ
クに分類することもできる。
第１図は従来の情報処理装置におけるデータ転
送機構と記憶機構のブロツク図、第２図は本発明
の一実施例による情報処理装置のデータ転送機構
と記憶機構のブロツク図である。 １，２，１１，１２……データバス、３，１５
……読み出し命令信号、４，１４……書き込み命
令信号、５……アドレス信号、６，２０，２１…
…読み出しバツフア、７，２２，２３……書き込
みバツフア、８，２４……メモリ、１３……デー
タ長切換信号、１６……最下位ビツトアドレス信
号、１７……最下位を除くアドレス信号、１８…
…選択回路、１９……マルチプレクサ。
送機構と記憶機構のブロツク図、第２図は本発明
の一実施例による情報処理装置のデータ転送機構
と記憶機構のブロツク図である。 １，２，１１，１２……データバス、３，１５
……読み出し命令信号、４，１４……書き込み命
令信号、５……アドレス信号、６，２０，２１…
…読み出しバツフア、７，２２，２３……書き込
みバツフア、８，２４……メモリ、１３……デー
タ長切換信号、１６……最下位ビツトアドレス信
号、１７……最下位を除くアドレス信号、１８…
…選択回路、１９……マルチプレクサ。
Claims (1)
- １ 第１のメモリと、該第１のメモリへ書込まれ
るデータを転送する第１のバスと、前記第１のバ
スとは独立に設けられ、前記第１のメモリから読
み出されたデータを転送する第２のバスと、第２
のメモリと、データ書込モードにおいて前記第１
および第２のバスのいずれか一方を前記第２のメ
モリに選択的に接続する第１の接続手段と、デー
タ読出しモードにおいて前記第１および第２のバ
スのいずれか一方を前記第２のメモリに選択的に
接続する第２の接続手段とを有し、第１の処理モ
ードは前記第１のバス上のデータを前記第１のメ
モリまたは第２のメモリに書込み、前記第１のメ
モリまたは第２のメモリの内容を前記第２のバス
に読み出すようにし、第２の処理モードでは前記
第１のバス上のデータを前記第１のメモリに書込
むと同時に前記第２のバス上のデータを前記第２
のメモリに書込み、前記第１のメモリの内容を前
記第２のバスに読み出すと同時に前記第２のメモ
リの内容を前記第１のバスに読み出すようにした
ことを特徴とする情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008469A JPS57121746A (en) | 1981-01-22 | 1981-01-22 | Information processing device |
| DE8282300343T DE3278649D1 (en) | 1981-01-22 | 1982-01-22 | Information processing unit |
| EP86201786A EP0217479A3 (en) | 1981-01-22 | 1982-01-22 | Information processing unit |
| EP82300343A EP0057096B1 (en) | 1981-01-22 | 1982-01-22 | Information processing unit |
| US06/701,269 US4575796A (en) | 1981-01-22 | 1985-02-13 | Information processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008469A JPS57121746A (en) | 1981-01-22 | 1981-01-22 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57121746A JPS57121746A (en) | 1982-07-29 |
| JPS6113268B2 true JPS6113268B2 (ja) | 1986-04-12 |
Family
ID=11693980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56008469A Granted JPS57121746A (en) | 1981-01-22 | 1981-01-22 | Information processing device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4575796A (ja) |
| EP (2) | EP0057096B1 (ja) |
| JP (1) | JPS57121746A (ja) |
| DE (1) | DE3278649D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669056A (en) * | 1984-07-31 | 1987-05-26 | International Business Machines Corporation | Data processing system with a plurality of processors accessing a common bus to interleaved storage |
| US4805094A (en) * | 1986-08-27 | 1989-02-14 | American Telephone & Telegraph Company | Multi-channel memory access circuit |
| JP2509947B2 (ja) * | 1987-08-19 | 1996-06-26 | 富士通株式会社 | ネットワ−ク制御方式 |
| JPH0682322B2 (ja) * | 1988-02-16 | 1994-10-19 | 工業技術院長 | 内蔵型タグ付きデータ処理装置 |
| GB2222471B (en) * | 1988-08-29 | 1992-12-09 | Mitsubishi Electric Corp | Ic card with switchable bus structure |
| US5388227A (en) * | 1990-08-14 | 1995-02-07 | Nexgen Microsystems | Transparent data bus sizing |
| US5594926A (en) * | 1993-07-19 | 1997-01-14 | Efar Microsystems, Inc. | Hard disk accelerating system for computer |
| WO1995015528A1 (en) * | 1993-11-30 | 1995-06-08 | Vlsi Technology, Inc. | A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade |
| JP2752902B2 (ja) * | 1994-05-31 | 1998-05-18 | 甲府日本電気株式会社 | ベクトル処理装置 |
| JP5369941B2 (ja) * | 2009-07-02 | 2013-12-18 | コニカミノルタ株式会社 | データ処理装置、データ処理方法、およびデータ処理プログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440615A (en) * | 1966-08-22 | 1969-04-22 | Ibm | Overlapping boundary storage |
| US3686640A (en) * | 1970-06-25 | 1972-08-22 | Cogar Corp | Variable organization memory system |
| JPS5939775B2 (ja) * | 1978-03-06 | 1984-09-26 | 株式会社東芝 | メモリのアドレス指定方式 |
| GB2021823B (en) * | 1978-05-30 | 1983-04-27 | Intel Corp | Data transfer system |
| US4247920A (en) * | 1979-04-24 | 1981-01-27 | Tektronix, Inc. | Memory access system |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| US4378591A (en) * | 1980-12-31 | 1983-03-29 | Honeywell Information Systems Inc. | Memory management unit for developing multiple physical addresses in parallel for use in a cache memory |
-
1981
- 1981-01-22 JP JP56008469A patent/JPS57121746A/ja active Granted
-
1982
- 1982-01-22 DE DE8282300343T patent/DE3278649D1/de not_active Expired
- 1982-01-22 EP EP82300343A patent/EP0057096B1/en not_active Expired
- 1982-01-22 EP EP86201786A patent/EP0217479A3/en not_active Withdrawn
-
1985
- 1985-02-13 US US06/701,269 patent/US4575796A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3278649D1 (en) | 1988-07-14 |
| US4575796A (en) | 1986-03-11 |
| EP0057096B1 (en) | 1988-06-08 |
| EP0057096A3 (en) | 1984-05-16 |
| JPS57121746A (en) | 1982-07-29 |
| EP0217479A3 (en) | 1987-08-19 |
| EP0217479A2 (en) | 1987-04-08 |
| EP0057096A2 (en) | 1982-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101162739B1 (ko) | Ｓｌｃ 및 ｍｌｃ 플래시 메모리를 이용한 휴대용 데이터저장 장치 및 방법 | |
| GB2123189A (en) | Communication between computers | |
| US6115280A (en) | Semiconductor memory capable of burst operation | |
| JPS6113268B2 (ja) | ||
| US4706214A (en) | Interface circuit for programmed controller | |
| EP0081358A2 (en) | Data processing system providing improved data transfer between modules | |
| GB2228813A (en) | Data array conversion | |
| US4310902A (en) | Information storage arrangements | |
| JPH07319840A (ja) | マルチｃｐｕ装置 | |
| JPH0227759B2 (ja) | ||
| JPH05120207A (ja) | デ−タ転送方式 | |
| JPH01116861A (ja) | データ転送システム | |
| JP3264316B2 (ja) | ダイレクトメモリアクセス制御装置 | |
| JP2547256B2 (ja) | Ｄｍａ装置 | |
| JPH0160864B2 (ja) | ||
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| JPH0329021A (ja) | プリンタサーバ | |
| JPH05210566A (ja) | メモリ装置及びメモリのデータ読取り／書込み方法 | |
| JPH04333953A (ja) | バンクメモリ制御方式 | |
| JPH01142849A (ja) | 加入者線信号装置 | |
| JPS6061976A (ja) | 記憶装置 | |
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPS6175444A (ja) | レジスタフアイル集積回路 | |
| JPH03204049A (ja) | メモリ制御装置 | |
| JPH06348589A (ja) | メモリ制御装置 |