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JPS61122997A - リフレツシユ アドレスカウンタ - Google Patents

リフレツシユ アドレスカウンタ

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Publication number
JPS61122997A
JPS61122997A JP60190006A JP19000685A JPS61122997A JP S61122997 A JPS61122997 A JP S61122997A JP 60190006 A JP60190006 A JP 60190006A JP 19000685 A JP19000685 A JP 19000685A JP S61122997 A JPS61122997 A JP S61122997A
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JP
Japan
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JP60190006A
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JPH0454318B2 (ja
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正 橘
チトランジヤン エヌ、レデイ
ヌガイ ハング ホング
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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Publication of JPS61122997A publication Critical patent/JPS61122997A/ja
Publication of JPH0454318B2 publication Critical patent/JPH0454318B2/ja
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス、特に、半導体ダイナミックメ
モリデバイスの中で用いられている種類のセルフリフレ
ッシュ回路に係わる。
〔従来の技術、及び発明が解決しようとする問題点] ダイナミック読取り/書込みメモリデバイスは、例えば
、共にテキサス・インスツルメンツ社に対して譲渡され
ている、ホワイト、マンクアダムス、及びレッドワイン
に対して付与された米国特許4.071.801 (1
6K  DRAM )又はマツクアレクブンダー、ホワ
イト、及びラオに対して付与された米国特許4,296
.993 (64K  DRAM)、の中に図示されて
いる様に作られる。これらのダイナミンクRAMは、デ
ータがキャパシタの中に記憶されていて漏洩の配流のた
めに、定期的にリフレッシュされな仔ればならない。D
RAMの為のセルフリフレッシュ装置は、共にテキサス
・インスツルメンツ社に対して譲渡されている、ライオ
ネル118.ホワイト及びG、R−モノ1ン・ラオに対
しズ付与された米国特許4,207.614号及びディ
ビア F・J、マツフェルロイに対して付与された米国
層許4,556.647号、並びに1982年7月26
日に提出された係属中の出願、ミリアル番号401.6
88、に示されている。
DRAMの為の従来のセルフリフレッシュ方法は、リフ
レッシュ機能を実施する為に必要な回路の追加によって
通常の読取り及び書込みサイクルのアクセス速度の低下
が引起こされる事がある。或いは、リフレッシュカウン
タは通常の機能には適合しない追加のクロック又はその
池の回路を使用している事がある。セルフリフレッシュ
機能は、と9わけ大型のメモリシステムでは、しばしば
利用されぬま\残されているオプションであり、従つて
リフレッシュカウンタは比較的簡単な構造で且つ製造プ
ロセス又はパーのレイアイクトを更に複雑化させない様
なものであるべきである。
本発明のgg10目的は、ダイナミックメモリデバイス
等の半導体集積回路の為の改良された高速セルフリフレ
ッシュ回路を提供する事である。第2の目的は簡単な構
造であるだげ℃なく、ダイナミックRAMの中に於ける
リフレッシュカウンタ回路の動作と通常の読取り/書込
みアクセスとの間の両立性を改善する事である。
〔問題点を解決する為の手段〕
本発明の1つの実施例に従って、多重化アFレス型の半
導体ダイナミック読出し/書込みメモリは0AIIiビ
フオーRA13のシーケンスによって起動されるオンチ
ップのリフレッシュカウンタを使用する。このカウンタ
は行アドレスバッファとほとんど同一の回路で段を構成
しており、従って同じクロックを利用する事が出来る。
アドレス入力バッファ又はリフレッシュカウンタ段がゲ
ート操作されて第2段の行アドレスバッファの中へ入力
され。
又、こレラの第2段の行アドレスバッファからカウンタ
段への桁上げフィードバックを使ってカウンタ全増加さ
せる。通常の続出し又は書込みの為のメモリのアクセス
時間はこのリフレッシュ回路の追加によって劣化される
ことはない。
〔実施例〕
第1図には、本発明のリフレッシュ技術を用いる事の出
来るメモリデバイスがブロック図の形で示されている。
これは、代表的にはNチャンネル、自己整合形、シリコ
ンデート、MO8プロセスによって作られる、ダイナミ
ック型の半導体読出し/書込みメモリ宅あるが、0M0
E+、メタル?−)、等で作る事も可能である。第1図
のすべてのメモリデバイスはサイズが恐ら< 30.0
00平方ミル以下の1つのシリコンチップの中に含まれ
ており、このようなシリコンチップは通常、型式及び設
計に応シて16又は18のビン又は端子を持つ標準的な
デュアルインラインパッケージの中に載置される。(本
発明のりフレッシュカウンタを持だない)このタイプの
デバイスの<54KX1形式は現在部品番号TM844
16として、又16KX4形式は部品番号TMEI 4
416として、商業的に入手する事が出来る。勿論、本
発明の特徴は例えば’256 K又は1Mピットのダイ
ナミックRAMにも用いる事が出来る。しかしながら、
第1図の例ではこのデバイスは、256行又は256列
の規則的パターンによる、それぞれ32.768個のセ
ルを含む2つの2分した部分1G&及び1et)に分割
されたアレイを持つ65.536個のメモリーセルのア
レイ10t−含んでいる。256行又はXラインのうち
、128が半分のアレイ10aに128が半分のプレイ
101)に含まれている。2560列ラインはそれぞれ
(1列当り2本のピットライ、ン金備えた)半分の部分
に分割され、各々の列ラインの1ビツトラインは各々の
半分のアレイ10a及び101)の中にある;勿論、電
気的にこれと等価の折り返し♂ットラインを使用する事
も出来る。
プレイの中央には256個のセンスアンプ11がある;
これらのセンスアンプは、参照とし【本書中に用いられ
ている上述の米国特許4,239.993号の中に開示
され且つ特許請求の範囲に記載されている回路の様な差
動型双安定回路である。各々のセンスアンプは列ライン
の中央に接続され【おり、従って128メモリ七ルはビ
ットライン(又は半分の列ライン)によって各々のセン
スアンプの各々の側へ接続されている。このチップは、
アース端−子Teaと共に、唯1つの+5 V Wad
 ’ml源だけしか必要としない。
2つの半分の部分に分割されている行又はxアドレスデ
コーダ12はライン13を介し8つのアドレス入力バッ
ファ又はラッチ14を通り8つの2段階アぜレス出力バ
ツ7ア15に裏って与えられる16のム及びτ信号を受
取る。後に説明される機に、リフレッシュアドレスは、
バッファ14に対応するカウンタ段からバッファ15へ
接続される入力の所に挿入する事が出来る。TT:Xi
 @圧しベルにある8ビツトxアドレスは8つのアドレ
ス入力端子16によってアドレスバッファ140入力へ
印加される。Xデコーダ12は、入力端子16上の8♂
ツトアドレスによって又は内部に備えられたカウンタ段
からリフレッシュアドレスによって定義されて、256
行ラインのうちの1つを選択する機能を行う。もし選択
された行ツインがセルアレイの半分のアレイ101)の
中にある場合には、センスアンプ11の反対側に接続さ
れる1行のダミーセル17もまた起動される。これに対
して、半分のアレイ1Oaの中のラインが選択された場
合には1行のダミーセル18が起動される。入力ライン
16の上のアドレス信号は多重化されている;Y又は列
アドレスもまたこれらの入力ラインへ加えられ、8つか
ら成る1組のバッファ19の中ヘラツチされ、この1組
のバッファからアドレスがライン24t−介して列デコ
ーダ20゜21、及び1オプ4セレクタ22へ加えられ
る。
タリデコーダ20及び21によって64の列ラインから
1つを選ぶ(実際“は256の列ラインから4つを選ぶ
)の選択がなされるので、6ビツトの8ビツトYアドレ
スにもとづいて、4列から成る1グループの列が4つの
データ及びデータラインの組25及び26へ接続される
。1オプ4デコーダ22が、8ビツトの列アドレスから
接続されるライン24上の2つのアドレスビット及びそ
の補数にもとづいて、4対の2イン25及び26から1
対を選択し、選択された対を1対のライン28を介して
データ入出力回路2Tと接続する。1ビツトのデータ入
力が入力端子30によってデータ入力ラッチ31へ印加
され、又このラッチの出力はデータ入出力回路2Tによ
って1オプ4デコーダ22へ印加され、従ってアレイ1
0の選択された列へ、印加される。このラッチ31は、
米国特許4.280.070号の中に示されている回路
であるアドレスバッファ回路14及び19と同じ回路設
計とする事が出来る。
第2VjAで示す様に、(リフレッシュの場合ではなく
)標準的なアクセスの場合には、行アドレスス・トロー
プ信号RASが入力34へ加えられた時に・ Xアドレ
スが入力16の上に現われなければならない。同様に、
列アドレスストローブ信号04Bが入力35の上にある
間はXアドレスが現われなげればならない。入力36上
の読出し/書込み制御信号■はこのデバイスの為の別の
制御信号である。
これらの5つの入力はこのシステムの制御信号であると
共に基本タイミングクロックであり、後述され又米国特
許4,259.996号の中に、論じられている様に、
このデバイスの様々な部分の動作を規定する為の多数の
クロック及び制御信号金生み出すクロックジェネレータ
及び制御回路3Tに印加される。標準的なアクセスブイ
クルの場合にはRA13が第2a図に見られる様に低電
位になると、RASから導き出されたクロックによって
その時に入力ライン16の上に現われる8つのTTLレ
ベルのビットをバッファ14が受取って且つラッチする
ようになる。ahsがM2b図に見られる碌に低電位に
なると、回路31の中で生み出されたクロックによって
入力1Gの上のTTLレベルのXアドレス信号:とバッ
ファ1,9がラッチするようになる。
行及び列アドレスは第20図に示されている期間の間有
効でなければならない。読出しサイクルの場合には、入
力3S上のW1百47は第21図に示す期間の1444
位でなげればならず、又端子33の上の出力は第2c図
に示す時間の間有効となる。
省込み専用ディクルの場合には、W信号はm2f図に示
す様に低′亀位でなければならず、又データ入りビット
は第2g図に示す時間の間有効でなげればならない。書
込み専用サイクルの間、データ出力ビンは為インピーダ
ンス状態に笛まる。読出し/8込み又は読出し一変更一
書込みサイクルを使うことも又可能であり、この場合で
はRAEI及び藩がなお低電位である時にW制御信号の
1位が低下する。
本発明によれば、第2hQに示す様にCムSがRASよ
り先に低下する事によってリフレッシュ動作が開始され
る、リフレッシュブイクルが提供される。ここてを1ビ
ア16の上のアドレスは無視される、即ち「ドントケア
(Dof tcare ) Jである。
又、データ入力ビン30か無視され、又データ出力ビン
は扁インピーダンス状態に留まる。8つ1組のりフレツ
シュカウンタ段40が、行アドレス′の為の入力バッフ
ァ段14と共に備えられている。
行アドレスだ汁がりフレッシュの為に用いられる;即ち
列アドレスは必要ではない。センス゛アンプ11は米国
特許4,269.993号の中に説明されている様t’
1通常の形式で動作するが、列バッフ719、列デコー
ダ20.21.22、及び出ブコ回路27)工、リフレ
ッシュ専用サイクルには働力1ないO 前述のTM134164に関し特定される様に最長リフ
レッシュ期間が4 msでめり、又256行がリフレッ
シュされると云う場合には、OA日−フォー RAS 
ノ一連の信号が平均(4ms)/256=15.6マイ
クロ秒毎に印加されなければならない。
これは、第1図のメモリデバイスの外部にあるプロセッ
サ又はメモリコントローラによって制御される。
第3図には、行アドレスバツフア14でアル8組の回路
の内の1つと、2段アドレス出力バッ7ア回路15、及
びカウンタ段40がさらに詳しく示されている。この行
アドレスバツフア回路14はテキサス・インスツルメン
ツ社に対して譲渡されている、ホワイト、マッファレフ
サンダー、他に対して付与された米国特許4,280.
070号である。第5図の中に示されている様に差動検
出器である。この回路は、双安定動作をもたらす為に反
対側の/l”−)に対して交差結合されたノード82及
び83と接続されるドレインを持つ1組の一うイバトラ
ンジスタ80及び81を含む平衡7リツゾフロツデから
構成されている。入力トランジスタ84及び85はドラ
イバトランジスタと並列に接続されている。約+1.5
vの直流基準電圧Trefがトランジスタ85のr−)
へ接続されている。検出されて増幅され、且つラッチさ
れるべきアrレス入カビットは入力端子16を経て適当
な入力保護装置8Bを通ってトランジスタ84のr−ト
に印加される。基準電圧は0.87の最悪ケースのTT
Lの低レベルと2.4vの最悪ケースの’1”l’lJ
の低レベルとの間の中間となる様に選択される。入力信
号及び基準電圧は、7の様なRAS関連クロックがWa
sとなる時にノード91及び92においてラッチされる
。次段のベツファ14は、フリツプフロツプが作動した
時にノード82及び83上の電圧の変化を感知するよう
に働く。この次の段では、トランジスタ95はvddと
ノーげ96の間に接続され、今度はこのノードが1対の
トランジスタ9T及び98のソースニドレイン経路を通
してノード99及び100へ接続される。
これらの3つのすべてのトランジスタ95 、9 L及
び98のデートは第4図に示すTクロックに接続されて
いる。かくして、このサイクルのプリチャージ部分の間
で、7が高電位にある時に内部ノーyがプリチャージさ
れる;トランジスタ95゜97、及び98がONとなり
、これによってノーv99及び100上の電圧が等化さ
れ、これらのノードがvai−vtのレベルへシリチャ
、−ジされ−る。
φが高電位で且つノード99及び100が高電位である
時には、第4図に示す様にφRMはV’saに近いか又
は等しい低電位レベルにある。φRMクロックとノード
82及び83の間に接続されているトランジスタ101
及び102はφ■が低電位である時にオンとなプ、ノー
ド82及び83を低電位レベルにし、又はVssヘゾリ
デイスチャージする。
これによって1対のトランジスタ103及び104がオ
フのままで保持される。この時点ではバッファ回路には
直流電流は流れない。
入力クロックTが高電位である時に1,5vの基準電圧
がノード92に対して印加される1方、TTL信号入カ
ッベルが7−ド91に対して印加される。入力クロック
が低くなるとTTL レベルがノーIF91の上でトラ
ップされ又Vrefレベルがノード92の上でトラップ
される。φ践の電位が高くなると、トランジスタ101
及び102は導通するようになりはじめる;もしノード
91及び92の1方又は両方の上の電圧がトランジスタ
84又は85の閾値Vtよりも高い場合には、トランジ
スタ84及び/又は85は導通するようになる。デート
電圧が最も高くなると、トランジスタはより多くの電流
を通す工うになる。両方のノード82及び83の上の電
圧はφ顔の電位が上がると共に上昇しはじめるであろう
。もしTTL O)1”レベルが入力16に対して印加
されてノード91の上でラッチされると、トランジスタ
84はこの時点ではトランジスタ85よりもより多く電
気を通すであろう。
ノーF82はVanへ引張られ、トランジスタ81がオ
フになり、ノード83の電位は上昇し続けることができ
、7リツゾ70ツブはラッチされる。トランジスタ10
4はオフになり、又トランジスタ103はオンとなり、
ノーr100はvaa −vtであるプリチャージハイ
(高電位)レベルのままで、又ノード99はTeaヘデ
イスチャージされる。ノード99及び100は入力バツ
7ア14の第1反の出刃である。トランジスタ101及
び102の電流駆動能力は限定されているので、例えば
、代表的には、出力段15によって表わされている、更
に2つのバッファ段がライン13の上のム及びムによっ
てアドレスデコーダを駆動する為に用いられる。
“o II レベルの”I’TL入力の場合の動作ヲ1
、フリップ70ツゾが反対の状態でラッチされる事を除
いて、同様である。ノード92の電位を1ノーP91の
電位より高<、トランジスタB5Ittノード83をv
Ii+8へ引張るので、トランジスタ80がオフになる
。これによってノー1−”82はφRMと共に上昇し続
ける事が出来る。トランジスタ104−61オンとなり
、ノード100をディスチャージさせる1方、トランジ
スタ103がオフとなってノード99は高電位のままで
留まる事が出来る。
第2段15は、デートの上に制御信号1CAS*を受け
とるトランジスタ50及び51を通してノード99及び
100から第1段出力を受取る。第2段の入力ノード5
2及び53はトランジスタ54及び55のデートと接続
されており、これらのトランジスタはクロックφR*(
第4図参照)を、トランジスタ58及び59から構成さ
れている交差結合ラッチのノーv56及び57へ接続す
るように働く。かくして、10A8*が高電位に留って
いる間にφR*が高電位になると、入力アドレスビット
がトランジスタ54又は55のうちの1つを導通ならし
め、その結果ノード56又は57のうちの1つが高電位
になり、もう1方は低電位となる。
これによって、トランジスタ58及び59から構成され
る7リツプ70ツゾがセットされ、第3段への出力60
及び61が同じ様に1及び00レベルへと駆動される。
トランジスタ62及び63は、デートがノード56及び
5Tと接続されているので、ノード52及び53の上の
電位レベルは増強される。第6段65はもう1つの双安
定、差動検出語であり、ライン13の上のA及びτ信号
の出力ドライプレベルを高める様に働く。
カウンタ段階40は入力バッファ14と非常に良く似た
回路であり;トランジスタ95〜98及び101〜10
4は段14の対応するトランジスタと同じ動作をし、又
クロッノア及びφ庖は同じ様に働く。しかしながら、ト
ランジスタ84及び85への入力は、センスノーげ68
及び69がトランジスタ70及びライン11を通して第
2段15のノード56及び5Tへ接続されているドライ
バトランジスタ80及び81から構成されるクリップ7
0ツゾを用いたインクリメント回路構成からの入力であ
る。ノード56及び57をノード68及び69へ接続し
ているラインT1は十字交差しているので、クロックφ
OKの電位が高くなると(これは桁上けの構成によって
決定される)、第2段のラッテ15にあるビットの補数
がノード68.69の中へ入力されると云う事に注意す
る必要がある。高抵抗トランジスタ72の動作によって
このラッチは、強制的に電源オン時のぜ0段の状態とな
る。かくして、す7レツ7ユアドレスカウンタ+−g、
1ahsクロツクによってトランジスタT3及びT4が
導通するようになった時に入力バツ7アの第2段15へ
結合される8つのこれらのラッチ40から構成されてお
り;このカウンタはゼロでスタートし、且つ各々の段は
CASビアオー RA13が起こる度に信号経路70.
71を通して選択的にインクリメントされる。
IJ 7レツクユ動作に係わっているクロックジェネレ
ータ回路3Tの部分が第5図に示されている。
通常のアクセスサイクルの場合には、第4図に示されて
いる様にRASは0AI3より先に電位が降下し、又i
が高電位である時に、r−ト110の入力にφRQ、が
印加されるので、ライン111上のφREFの電位が降
下してr−ト112が直ちにφRMを生成するようにな
り、かくして8つの入力バッファ14の7リツプ70ツ
デ103.104をセットする。クロックφRMはまた
クロックφRを生成し、(もしiC!A8が高電位であ
れば)上に説明された様に第2段15をセットし、又φ
RL及びφXHがその後に続く;これらのクロックは行
デコーダ、行ライントライバ、等の中で用いられる。勿
論、その後では、特許4,269.993号に述べられ
ている様にセンスアンプを作動させる為にセンスクロッ
クが生成されることになる。
行アドレスの信号源として入力バッファ14を使用する
か或いはリフレッシュカウンタ40を使用するかと云う
選択は第51のi CA19クロツクジエネレータの出
力によってなされる。この出力1cAsの電位が低く、
もしaASがRASの後に降下すれば、(3ASは低電
位状態に留まる。もしRASの電位が下がりφRQが生
成されると、CASが降下し、かくしてφRMCとφR
Oが段114及び115の出力で生成されたとすると、
10As信号は出力116で低電位状態に留まり(即ち
、リフレッシュではなくアクセスが進行中でるる事を意
味する)、これがライン11γの上にi (3Ai *
を生じさせる。ライン118の上の1cAs信号は低電
位である。もしi CASが出力116で高電位になる
と(即ちリフレッシュが要求されている事を意味する)
、i CAS*が低電位となり、トランジスタT3及び
74ttブロツクされ、入力アげレスの代わりにりフレ
ッシュカウントが用いられる様にする。段119で遅延
した後で、1cAsの電位が上昇しこれによりてデート
110からの出力φR1i:Fの・電位が降下するよう
になる(第4図の時間118の時に)ので、クロックφ
RM 、φR1等は段112のブロックが解かれると遅
延された一連の信号が印加されるようになる。
インクリメント機能は第5図のノアr−)120によつ
°C実行される。1cA8の電位が高くなると、φXH
の電位が高くなる時にIID )f9−ト121からの
出力が高電位となり、Noxr −ト120が図で示す
ようにアドレスビットA1τによって制御される工うに
なる。カウンタのLSBに印加石れるφCK出力122
はりフレッシュサイクルの肌に高電位となる。LSBの
次の下位ビットへのφCK呂力123はLEIBのリフ
レッシュアドレスビットが1である時にのみ高電位とな
る。最下位から6番目のビットに印加されるφOKクロ
ックは、第1と第20ビツトが1、等である時に高くな
り、2進カウントを行なう。
第4図の標準サー「クルではクロックのタイミング連鎖
の中に遅延は導入されないと云う事に注意する事が重要
である。リフフッシュカウントが挿入出来る様にする為
の遅延はり7ノツクユテイクルの為にのみ起こる。かく
してメモリの為のアクセス時間は劣化さQない。
第6図及び5図の回路は製造プロセスの中のメタルマス
クのレベルで容易にプログラムする事が出来る。ツイン
71.118,111 、等の中の点125で導体(こ
れは金属ラインである)の中にデV−り(オーシン回路
)を作る事によって、す7レツシユカウンタは、わずか
なマスクの変更にエリ標準動作を何ら劣化させる事無し
に、回路から完全に除去され、しかもテップは設計し直
される事を要しない。
本発明は1つの例証的実施態様を用いて説明されたが、
この説明は限定的な意味に受取られてはならない。この
例証的実施態様の様々な変更、並びに本発明のその他の
実施態様が当業者にはこの説明を参考にする事によって
明らかとなるであろう。従って付属の特許請求の範囲は
それらのすべての変更又は実施態様を本発明の真の範囲
の中に含むものとしてカバーするであろうと考・見られ
ている。
【図面の簡単な説明】
第1図は本発明のセルフリフレッシュ方法を用いる事の
出来る半導体ダイナミックメモリデバイスの電気的ゾロ
ツク図、第2図は第1図のデバイスの動作の際の電圧対
時間の関係を示すタイミング図、第6図は本発明にもと
づく入力バッファ及びリフレッシュアトVスカウンタ回
路の電気的略図、第4図は第6図の回路の中の様々なク
ロックの為の電圧を時間の関数として示したタイミング
図、又第5図は第4図のクロックを作り出す、第1図及
び3図のデバイスの中で用いられているクロツクジエネ
レータサーキットリの論理図、である。

Claims (14)

    【特許請求の範囲】
  1. (1)アドレス活性化入力と複数のアドレス入力Ao−
    Anとを持つ半導体ダイナミックメモリデバイス、の為
    のリフレッシュアドレスカウンタにして、各々が第1の
    段で上記アドレス入力の1つを受取り且つ第2の段から
    高電位レベルのアドレス信号(A、@A@)を生成し、
    各々のこの様な第1の段の出力が第1の転送手段によつ
    て各々の第2の段の入力ヘ接続されている、複数のアド
    レス入力バツフアと複数のカウンタ段であつて、1つが
    各々の上記アドレス入力バッファの為に提供され 各々の出力が第2の転送手段によつて対応するアドレス
    入力バッファの上記の第2の段の入力へ接続されている
    、上記複数のカウンタ段と を含み、 上記の各々のカウンタ段が増加入力手段を含み、上記の
    増加手段が第3の転送手段によつて対応する入力バッフ
    ァの上記の第2の段の出力へ接続された入力を有してお
    り、 上記アドレス活性化入力に対して応答し且つ、上記の第
    1の転送手段を起動させる為に、或いは選択的に、上記
    の第2の転送手段を起動しその後で上記の第3の転送手
    段を起動する為に、動作する制御手段、 を含むリフレッシュアドレスカウンタ。
  2. (2)上記の活性化入力が行アドレスストローブ@RA
    S@及び列アドレスストローブ@CAS@である、特許
    請求の範囲第1項記載のリフレツシユアドレスカウンタ
  3. (3)@RAS@が@CAS@の前に起動された場合に
    は上記の制御手段が上記の第1の転送手段を起動し、或
    いは、選択的には、@CAS@が@RAS@の前に起動
    された場合には上記の制御手段が上記の第2の次いで第
    3の転送手段を起動する、特許請求の範囲第2項記載の
    リフレッシュアドレスカウンタ。
  4. (4)上記の各々のアドレス入力バッファ及びカウンタ
    段が複数の共通クロック電圧によつて起動される、特許
    請求の範囲第1項記載のリフレッシュアドレスカウンタ
  5. (5)上記のすべてのアドレス入力バツフア及び上記の
    すべてのカウンタ段が上記の共通クロック電圧によつて
    起動され且つ同様の構造を持つ差動入力双安定回路を用
    いている、特許請求の範囲第4項記載のリフレッシュア
    ドレスカウンタ。
  6. (6)上記の活性化入力が行アドレスストローブ@RA
    S@及び列アドレスストローブ@CAS@である事を特
    徴とする、特許請求の範囲第5項記載のリフレッシュア
    ドレスカウンタ。
  7. (7)@RAS@が@CAS@よりも前に起動された場
    合には上記の制御手段が上記の第1の転送手段を起動さ
    せ、或いは選択的に@CAS@が@RAS@の前に起動
    された場合には上記の制御手段が上記の第2の次いで第
    3の転送手段を起動させる、特許請求の範囲第6項記載
    のリフレッシュアドレスカウンタ。
  8. (8)アドレス制御入力を持ち、又複数のアドレス入力
    を持つ半導体メモリデバイスの為のアドレスカウンタに
    して、 各々が第1の段で上記アドレス入力の1つを受取り且つ
    第2の段から高電位レベルのアドレス出力信号を作り出
    し、各々の上記第1の段の出力が第1の転送手段によつ
    て各々の第2の段の入力へ接続されている、複数のアド
    レス入力バツフア回路と 複数のアドレスカウタ段であつて、1つが各々の上記ア
    ドレス入力バツフア回路の為に提供され、各々のカウン
    タ段の出力が第2の転送手段によつて対応するアドレス
    入力バツフア回路の上記の第2の段の入力へ接続されて
    いる、上記複数のアドレスカウンタ段、と を含み、 上記の各々のカウンタ段が増加手段を含んでおり、 上記アドレス制御入力に応答し且つ、上記の第1の転送
    手段を起動させる為に、或いは選択的に上記の第2の転
    送手段を起動する為に、動作する制御手段、 を含むアドレスカウンタ。
  9. (9)上記アドレス制御入力が行アドレスストローブ@
    RAS@及び列アドレスストローブ@CAS@である、
    特許請求の範囲第9項記載のアドレスカウンタ。
  10. (10)@RAS@が@CAS@の前に起動された場合
    には上記の制御手段が上記の第1の転送手段を起動し、
    或いは選択的に@CAS@が@RAS@の前に起動され
    た場合には上記の制御手段が上記の第2の転送手段を起
    動する、特許請求の範囲第9項記載のアドレスカウンタ
  11. (11)上記の各々のアドレス入力バツフア回路及びカ
    ウンタ段が共通クロック電圧によつて起動される、特許
    請求の範囲第8項記載のアドレスカウンタ。
  12. (12)上記の各々のアドレス入力バッファ回路及びカ
    ウンタ段が同様の構造の差動入力双安定回路を用いてい
    る、特許請求の範囲第11項記載のアドレスカウンタ。
  13. (13)上記アドレス制御入力が行アドレスストローブ
    @RAS@及び列アドレスストローブ@CAS@である
    、特許請求の範囲第12項記載のアドレスカウンタ。
  14. (14)@RAS@が@CAS@の前に起動された場合
    には上記の制御手段が上記の第1の転送手段を起動し、
    或いは選択的に@CAS@が@RAS@の前に起動され
    た場合には上記の制御手段が上記の第2の転送手段を起
    動する事を特徴とする、特許請求の範囲第13項記載の
    アドレスカウンタ。
JP60190006A 1984-08-31 1985-08-30 リフレツシユ アドレスカウンタ Granted JPS61122997A (ja)

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