JPS6112297B2 - - Google Patents
Info
- Publication number
- JPS6112297B2 JPS6112297B2 JP55035887A JP3588780A JPS6112297B2 JP S6112297 B2 JPS6112297 B2 JP S6112297B2 JP 55035887 A JP55035887 A JP 55035887A JP 3588780 A JP3588780 A JP 3588780A JP S6112297 B2 JPS6112297 B2 JP S6112297B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- built
- cpu board
- test
- system under
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 86
- 238000012546 transfer Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、診断システム、特にマイクロ・プロ
セツサを内蔵する被試験システムに接続されて当
該被試験システムを試験する診断システムにおい
て、上記被試験システムに内蔵される内蔵マイク
ロ・プロセツサを無効状態にして、当該内蔵マイ
クロ・プロセツサ自体または同一機種のマイク
ロ・プロセツサをテストCPUボードに取はずし
自在にセツトし、かつ上記内蔵マイクロ・プロセ
ツサと同一機種のマイクロ・プロセツサを内蔵し
たサブCPUボードを取はずし自在に被試験シス
テムにセツトし、サブCPUボード上のマイク
ロ・プロセツサからの命令を上記被診断システム
に直接転送できるようにして試験できるようにし
た診断システムに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a diagnostic system, particularly a diagnostic system that is connected to a system under test having a built-in microprocessor to test the system under test. Disable the processor, removably set the built-in microprocessor itself or a microprocessor of the same model on the test CPU board, and install a sub-CPU with a built-in microprocessor of the same model as the above built-in microprocessor. This invention relates to a diagnostic system in which a board can be removably set in a system under test and instructions from a microprocessor on a sub-CPU board can be directly transferred to the system under test for testing.
最近マイクロ・プロセツサを内蔵したシステム
製品の開発が盛んに行なわれるようになり、製品
の開発や試作、製品の検査や保守などのために、
デバツグや故障発見を効率よく行なう診断システ
ムが強く要望されている。しかし、上記製品に内
蔵されるマイクロ・プロセツサの機種が単一のも
のでなく、製品によつて異なつている。このため
に、従来の診断システムは単一種類のマイクロ・
プロセツサにのみ適用されるものであり、また各
種のマイクロ・プロセツサに対して汎用性をもた
せようとすると試験システム側においてソフトウ
エア手段によつて各種のマイクロ・プロセツサに
対応し得るようにすることが必要となつて試験シ
ステム自体が複雑となる。 Recently, the development of system products with built-in microprocessors has become active, and for product development, prototyping, product inspection and maintenance, etc.
There is a strong demand for a diagnostic system that can efficiently perform debugging and fault finding. However, the type of microprocessor built into the above-mentioned products is not the same, and differs depending on the product. For this reason, traditional diagnostic systems rely on a single type of micro-
This applies only to processors, and in order to provide versatility for various microprocessors, it is necessary for the test system to be compatible with various microprocessors using software means. As a result, the test system itself becomes complicated.
本発明は、上記の点を解決することを目的とし
ており、被試験システムに内蔵される内蔵マイク
ロ・プロセツサにあわせて、テストCPUボード
上にマイクロ・プロセツサを取りはずし自在にセ
ツトしかつサブCPUボードを当該診断システム
内に取はずし自在にセツトできるようにし、被試
験システムの任意所望の動作タイミングのもとで
被試験システムの動作を制御するマイクロ・プロ
セツサを停止した状態で、被試験システムの入出
力装置などを診断システム側から直接アクセスで
きるようにし、更に上記マイクロ・プロセツサ内
部のレジスタなどを上記被試験システムの入出力
装置などに影響を与えないでリード／ライトでき
るようにした診断システムを提供することを目的
としている。以下図面を参照しつつ説明する。 The purpose of the present invention is to solve the above-mentioned problems by removably setting a microprocessor on a test CPU board and installing a sub-CPU board in accordance with the built-in microprocessor built into the system under test. The microprocessor, which can be removably set in the diagnostic system and controls the operation of the system under test at any desired timing of the system under test, is stopped, and the input/output of the system under test is controlled. To provide a diagnostic system in which devices, etc. can be directly accessed from the diagnostic system side, and registers inside the microprocessor can be read/written without affecting the input/output devices of the system under test. It is an object. This will be explained below with reference to the drawings.
第１図は本発明の一実施例診断システムの概念
を説明する説明図、第２図は本発明の一実施例診
断システムの要部構成を示す。 FIG. 1 is an explanatory diagram illustrating the concept of a diagnostic system according to an embodiment of the present invention, and FIG. 2 shows the configuration of main parts of a diagnostic system according to an embodiment of the present invention.
第１図において、１は診断システムであつて本
発明の対象となるもの、２は被試験システムであ
つてマイクロ・プロセツサを内蔵しているもの、
３は内蔵マイクロ・プロセツサであつて図示の場
合当該マイクロ・プロセツサが取はずされている
状態を表わすもの、４は内蔵マイクロ・プロセツ
サ接続端子部、５はメモリであつて上記内蔵マイ
クロ・プロセツサ３が接続端子部４にセツトされ
ている状態のもとで当該内蔵マイクロ・プロセツ
サ３がアクセスしつつ処理を行なうもの、６は入
出力装置であつて上記内蔵マイクロ・プロセツサ
３が制御するもの、７はテストCPUボードであ
つて例えば被試験システム２に内蔵される内蔵マ
イクロ・プロセツサ３が接続端子部４から取はず
されてマイクロ・プロセツサ・セツト部に取はず
し目在にセツトされるもの、８はマイクロ・プロ
セツサ・セツト部であつてマイクロ・プロセツサ
が取はずし自在にセツトされるもの、９はセツト
されたマイクロ・プロセツサであつて図示内蔵マ
イクロ・プロセツサ３自体あるいは同一機種のマ
イクロ・プロセツサであるもの、１０はバス・ゲ
ート切換部、１１は接続部であつて図示の如く内
蔵マイクロ・プロセツサ３が被試験システム２か
ら取はずされた状態のもとで接続端子部４と接続
されるもの、１２はサブCPUボード装着部であ
つて被試験システム２の内蔵マイクロ・プロセツ
サ３の機種にあわせたサブCPUボードが取はず
し自在に装着されるもの、１３はサブCPUボー
ドであつて上記内蔵マイクロ・プロセツサ３と同
一機種のマイクロ・プロセツサを内蔵しているも
の、１４はサブCPUボード内蔵マイクロ・プロ
セツサであつて被試験システム２の内蔵マイク
ロ・プロセツサと同一機種であるもの、１５はコ
ンソール・ボードであつてサブCPUボード１３
と連けいされて各種試験を指示したり試験結果を
表示したりするものを表わしている。 In FIG. 1, 1 is a diagnostic system which is the object of the present invention, 2 is a system under test which has a built-in microprocessor,
Reference numeral 3 denotes a built-in microprocessor, and in the case shown, the microprocessor is removed, 4 is a connection terminal for the built-in microprocessor, and 5 is a memory in which the built-in microprocessor 3 is removed. 6 is an input/output device which is controlled by the built-in microprocessor 3; A test CPU board, for example, a built-in microprocessor 3 built into the system under test 2 is removed from the connection terminal section 4 and set in the microprocessor set section at the removal point.・A processor setting section in which a microprocessor is removably set; 9 is the set microprocessor, and is the built-in microprocessor 3 itself shown, or a microprocessor of the same model; 10 is a bus/gate switching section, 11 is a connection section which is connected to the connection terminal section 4 when the built-in microprocessor 3 is removed from the system under test 2 as shown in the figure, and 12 is a connection section. 13 is a sub-CPU board mounting section, into which a sub-CPU board matching the model of the built-in microprocessor 3 of the system under test 2 is removably mounted; 14 is a sub-CPU board built-in microprocessor that is the same model as the built-in microprocessor of system under test 2, 15 is a console board Sub CPU board 13
When used together with , it indicates something that instructs various tests or displays test results.
バス・ゲート切換部１０は例えばサブCPUボ
ード１３側からの指示によつて制御され、図示マ
イクロ・プロセツサ９から被試験システム２への
バス・ルートL1と図示マイクロ・プロセツサ１
４から被試験システム２へのバス・ルートL2と
を切換えるようにされる。 The bus gate switching unit 10 is controlled by an instruction from the sub CPU board 13 side, for example, and connects the bus route L 1 from the illustrated microprocessor 9 to the system under test 2 and the illustrated microprocessor 1.
4 to the bus route L2 to the system under test 2.
被試験システム２は、言うまでもなく１つの完
成製品であり、内蔵マイクロ・プロセツサ３が接
続端子部４に接続された状態のもとで、内蔵マイ
クロ・プロセツサ３がメモリ５をアクセスしつつ
処理を行なう形で入出力装置６を制御したりして
例えばゲームなどの動作を行なうよう構成されて
いる。 Needless to say, the system under test 2 is a completed product, and the built-in microprocessor 3 performs processing while accessing the memory 5 with the built-in microprocessor 3 connected to the connection terminal section 4. The device is configured to control the input/output device 6 in a manner such as to perform operations such as playing a game.
このような被試験システムを試験するに当つて
は、図示の場合次のように行なわれる。即ち、被
試験システム２の内蔵マイクロ・プロセツサ３を
接続端子部４から取はずしてテストCPUボード
７上のマイクロ・プロセツサ・セツト部８にマイ
クロ・プロセツサ９としてセツトされる。また内
蔵マイクロ・プロセツサ３が取はずされた接続端
子部４に対して接続部１１が接着される。更に診
断システム１におけるサブCPUボード装着部１
２に対して、内蔵マイクロ・プロセツサ３と同一
機種のマイクロ・プロセツサ１４を内蔵している
サブCPUボード１３がセツトされる。 When testing such a system under test, as shown in the figure, the test is performed as follows. That is, the built-in microprocessor 3 of the system under test 2 is removed from the connection terminal section 4 and set as the microprocessor 9 in the microprocessor setting section 8 on the test CPU board 7. Further, the connecting portion 11 is bonded to the connecting terminal portion 4 from which the built-in microprocessor 3 has been removed. Furthermore, the sub CPU board mounting part 1 in the diagnostic system 1
2, a sub CPU board 13 containing a built-in microprocessor 14 of the same model as the built-in microprocessor 3 is set.
この状態で、バス・ゲート切換部１０は最初バ
ス・ルートL1側を被試験システムに接続するよ
う切換わつており、マイクロ・プロセツサ９は、
内部のアドレス・カウンタの内容にもとづいて接
続部１１と接続端子部４とを介してメモリ５をア
クセスして命令をフエツチし、当該命令を実行す
る形で接続部１１と接続端子部４とを介して被試
験システム２内の例えば入出力装置６を制御す
る。この状態は、被試験システム２内に内蔵マイ
クロ・プロセツサ３がセツトされて動作している
状態と全く同じ動作を行なつていると考えてよ
い。 In this state, the bus gate switching unit 10 initially switches to connect the bus route L1 side to the system under test, and the microprocessor 9
Based on the contents of the internal address counter, the memory 5 is accessed via the connection section 11 and the connection terminal section 4 to fetch an instruction, and the connection section 11 and the connection terminal section 4 are connected to each other by executing the instruction. For example, the input/output device 6 in the system under test 2 is controlled through the test device. This state can be considered to be operating exactly the same as the state in which the built-in microprocessor 3 is set and operating within the system under test 2.
このような動作状態のもとでの或る任意のタイ
ミングにおいて、マイクロ・プロセツサ９の動作
をストツプした上で被試験システム２内のメモリ
５や入出力装置６などを試験する場合、バス・ゲ
ート切換部１０はサブCPUボード１３側からの
制御によつてバス・ルートL2を有効化し、サブ
CPUボード１３上のマイクロ・プロセツサ１４
が接続部１１と接続端子部４とを介して、図示マ
イクロ・プロセツサ９に代わつてメモリ５や入出
力装置６をアクセスするようにする。即ちリー
ド／ライトしてサブCPUボード１３側にログ・
アウトされる。このとき、マイクロ・プロセツサ
１４とマイクロ・プロセツサ９とは全く同一機種
であることから、マイクロ・プロセツサ１４か直
接被試験システム２をアクセスすることができ即
ち、マイクロ・プロセツサ１４自身のコードで直
接アクセスすることができ、この間マイクロ・プ
ロセツサ８の内部状態は全く変化しない状態に置
くことが可能となる。 When testing the memory 5, input/output device 6, etc. in the system under test 2 after stopping the operation of the microprocessor 9 at a certain arbitrary timing under such operating conditions, the bus gate The switching unit 10 enables bus route L 2 under control from the sub CPU board 13 side, and
Microprocessor 14 on CPU board 13
accesses the memory 5 and the input/output device 6 instead of the illustrated microprocessor 9 via the connection section 11 and the connection terminal section 4. That is, read/write and log/write to the sub CPU board 13 side.
be outed. At this time, since the microprocessor 14 and the microprocessor 9 are exactly the same model, the microprocessor 14 can directly access the system under test 2, that is, the microprocessor 14 can directly access the system under test 2 using its own code. During this time, the internal state of the microprocessor 8 can remain unchanged at all.
本発明の場合、更に第２図を参照して後述する
如く、バス・ルートL1を無効にした状態のもと
で、サブCPUボード１３側からマイクロ・プロ
セツサ９を起動し、マイクロ・プロセツサ９自身
の動作としてマイクロ・プロセツサ９内の内部レ
ジスタの状態を読出したり、内部レジスタに書込
んで状態を変化させたりすることができるように
される。この間被試験システム２側においては、
マイクロ・プロセツサ９の動作から切り離されて
おり、この間のマイクロ・プロセツサ９の動作に
よつて影響を受けることがない。 In the case of the present invention, as will be described later with reference to FIG. 2, the microprocessor 9 is activated from the sub CPU board 13 side with bus route L1 disabled, As part of its own operations, the microprocessor 9 can read the status of internal registers and change the status by writing to the internal registers. During this time, on the system under test 2 side,
It is separated from the operation of the microprocessor 9 and is not affected by the operation of the microprocessor 9 during this time.
第２図は本発明の一実施例診断システムの要部
構成を示している。図中の符号２，７，９，１
０，１３，１４は第１図に対応している。そして
符号１６はバツフア・レジスタ、１７はラン・ゲ
ートであつてバス・ルートL2をオン・オフする
もの、１８はマイクロ・プロセツサ９のアドレ
ス・カウンタ、１９は歩進回路、２０は命令レジ
スタ、２１は命令デコーダ、２２は内部レジスタ
を代表して表わしたレジスタ、２３はアドレス・
カウンタ・コピー・レジスタ、２４は内部レジス
タ制御駆動回路、２５はストツプ・モード・モニ
タ回路であつてマイクロ・プロセツサ９の内部状
態をモニタするためのもの、２６はテストCPU
ボード制御回路、２７−０，２７−１は夫々シス
テム・ゲートであつてバスをオン・オフするも
の、２８はシステム・ゲート制御回路であつてシ
ステム・ゲート２７−０，２７−１を制御するも
の、２９はサブCPUボード制御回路であつてサ
ブCPUボード内の制御を行なうと共にテスト
CPUボード７内のモニタ回路２５や制御回路２
６を制御するものを表わしている。 FIG. 2 shows the main structure of a diagnostic system according to an embodiment of the present invention. Codes 2, 7, 9, 1 in the diagram
0, 13, and 14 correspond to FIG. Reference numeral 16 is a buffer register, 17 is a run gate that turns on and off the bus route L2 , 18 is an address counter for the microprocessor 9, 19 is an increment circuit, 20 is an instruction register, 21 is an instruction decoder, 22 is a register representing internal registers, and 23 is an address/decoder.
24 is an internal register control drive circuit; 25 is a stop mode monitor circuit for monitoring the internal state of the microprocessor 9; 26 is a test CPU
Board control circuits 27-0 and 27-1 are system gates that turn on and off the bus, and 28 is a system gate control circuit that controls the system gates 27-0 and 27-1. 29 is a sub-CPU board control circuit that controls the sub-CPU board and also performs testing.
Monitor circuit 25 and control circuit 2 in CPU board 7
6.
第１図を参照して説明した如く、マイクロ・プ
ロセツサ９はアドレス・カウンタ１８の内容にも
とづいて第１図図示のメモリ５をアクセスして命
令をフエツチし、当該命令が命令レジスタ２０に
セツトされ、当該命令を実行する形で被試験シス
テム２の例えば入出力装置６を制御している。 As explained with reference to FIG. 1, the microprocessor 9 accesses the memory 5 shown in FIG. 1 to fetch an instruction based on the contents of the address counter 18, and the instruction is set in the instruction register 20. , controls, for example, the input/output device 6 of the system under test 2 by executing the command.
この状態での或るタイミング時にマイクロ・プ
ロセツサ９をストツプ状態にするとき、図示「ラ
ン・ゲート信号」が落され、ラン・ゲート１７が
オフされる。このとき、マイクロ・プロセツサ９
内のアドレス・カウンタ１８の内容は図示アドレ
ス・カウンタ・コピー・レジスタ２３内に転送さ
れる。この理由については後述される。 When the microprocessor 9 is brought to a stop state at a certain timing in this state, the "run gate signal" shown in the figure is dropped and the run gate 17 is turned off. At this time, the microprocessor 9
The contents of the address counter 18 within are transferred into the illustrated address counter copy register 23. The reason for this will be explained later.
そして、マイクロ・プロセツサ９の内部状態を
変更することなく、被試験システム２の内部に対
してリード／ライトして試験を行おうとすると
き、システム・ゲート制御回路２８はゲート２７
−０をオフし、ゲート２７−１をオンし、バス・
ゲート切換部１０をバス・ルートL2側に切換え
る。サブCPUボード１３内においては、通常シ
ステム・ゲート２７−０がオンされてサブCPU
ボード１３内が動作しているが、上記システム・
ゲート２７−０がオフされてシステム・ゲート２
７−１がオンされている間、マイクロ・プロセツ
サ１４の出力ピンが直接バス・ルートL2に接続
される。そして、バス・ゲート切換部１０を介し
て被試験システム２の内部に対して直接アクセス
できるようにされる。即ち、必要に応じて、第１
図図示のメモリ５に対してリード／ライトを行な
いまた入出力装置６に対して制御を行なう。そし
て被試験システム２内の状態をマイクロ・プロセ
ツサ９の動作に影響を与えることなく書替えた
り、あるいはマイクロ・プロセツサ９の動作に影
響を与えることなくログ・アウトしたりする。 When attempting to perform a test by reading/writing the inside of the system under test 2 without changing the internal state of the microprocessor 9, the system gate control circuit 28 controls the gate 27.
-0 is turned off, gate 27-1 is turned on, and the bus
Switch the gate switching unit 10 to the bus route L2 side. In the sub CPU board 13, the system gate 27-0 is normally turned on and the sub CPU
The inside of board 13 is working, but the above system
Gate 27-0 is turned off and system gate 2
While 7-1 is on, the output pin of microprocessor 14 is connected directly to bus route L2 . Direct access to the inside of the system under test 2 is made possible via the bus/gate switching section 10. That is, if necessary, the first
The memory 5 shown in the figure is read/written and the input/output device 6 is controlled. Then, the state in the system under test 2 is rewritten without affecting the operation of the microprocessor 9, or the state in the system under test 2 is logged out without affecting the operation of the microprocessor 9.
一方マイクロ・プロセツサ９によつて被試験シ
ステム２を制御している或るタイミングのもと
で、被試験システム２に影響を与えないで、マイ
クロ・プロセツサ９の内部レジスタを書替えたり
読取つたりすることが望まれる。この場合、ラ
ン・ゲート１７をオフ状態にして即ち被試験シス
テム２との接続関係を断ち切つた状態でマイク
ロ・プロセツサ９を動作せしめるべく、内部レジ
スタ制御駆動回路２４が起動される。このために
マイクロ・プロセツサ９が一旦ストツプ・モード
にされるが、このとき、マイクロ・プロセツサ９
内のアドレス・カウンタ１８の内容がアドレス・
カウンタ・コピー・レジスタ２３に自動的に転送
され、マイクロ・プロセツサ９を再び元の状態に
復帰せしめるための準備を行なつておくようにさ
れる。 On the other hand, at a certain timing when the system under test 2 is being controlled by the microprocessor 9, the internal registers of the microprocessor 9 can be rewritten or read without affecting the system under test 2. It is hoped that In this case, the internal register control drive circuit 24 is activated to operate the microprocessor 9 with the run gate 17 turned off, that is, the connection with the system under test 2 is severed. For this purpose, the microprocessor 9 is temporarily put into stop mode, but at this time, the microprocessor 9
The contents of address counter 18 in
The data is automatically transferred to the counter copy register 23 to prepare the microprocessor 9 for returning to its original state.
この状態のもとで、モニタ回路２５から内部レ
ジスタ制御駆動回路２４を介して、マイクロ・プ
ロセツサ９内のアドレス・カウンタ１８にアドレ
スをセツトする。これによつて、マイクロ・プロ
セツサ９はアドレス・カウンタ１８の内容にもと
づいて例えばモニタ回路２５にもうけられている
メモリをアクセスする（ちようど第１図図示のメ
モリ５をアクセスするものと同様に）。モニタ回
路２５内のメモリには、マイクロ・プロセツサ９
内のアドレス・カウンタ１８を除く他のレジスタ
２２などの内容をモニタ回路２５側に転送する命
令群が用意されており、必要に応じてこれら各レ
ジスタの内容を変更する命令群が用意されてい
る。即ち、マイクロ・プロセツサ９は、通常の如
くアドレス・カウンタ１８の内容にもとづいてメ
モリをアクセスして命令をフエツチし、その命令
を実行する形で、レジスタ２２などに対してリー
ド／ライトする。これらの結果は必要に応じてサ
ブCPUボード制御回路２９側に転送される。即
ち、被試験システム２と全く切離された状態のも
とで、マイクロ・プロセツサ９内の内部レジスタ
をリード／ライトして、マイクロ・プロセツサ９
自体をチエツクできるようにする。言うまでもな
く、マイクロ・プロセツサ９、換言すれば被試験
システム２に内蔵される内蔵マイクロ・プロセツ
サ３はログ・アウト機能などをもたないのが一般
的であるが、マイクロ・プロセツサ９が自己の動
作として内部レジスタ２２などの内容を命令にも
とづいて外部に転送することは可能であり、本発
明の場合このことを利用している。しかし、内部
レジスタ２２などの内容を外部に転送したり外部
からセツトしたりしようとするとき、マイクロプ
ロセツサ９自身が動作することから必然的にアド
レス・カウンタ１８の内容が変化する。このため
に、上述の如く、アドレス・カウンタ・コピー・
レジスタ２３を用意し、アドレス・カウンタ１８
の内容が変化しても元の内容を保持できるように
している。 Under this state, an address is set in the address counter 18 in the microprocessor 9 from the monitor circuit 25 via the internal register control drive circuit 24. As a result, the microprocessor 9 accesses, for example, the memory provided in the monitor circuit 25 based on the contents of the address counter 18 (same as accessing the memory 5 shown in FIG. 1). ). The memory in the monitor circuit 25 includes a microprocessor 9
A group of instructions is prepared to transfer the contents of other registers 22, etc. other than the address counter 18, to the monitor circuit 25 side, and a group of instructions is prepared to change the contents of each of these registers as necessary. . That is, the microprocessor 9 accesses the memory based on the contents of the address counter 18 as usual, fetches an instruction, and reads/writes the register 22 etc. in a manner that executes the instruction. These results are transferred to the sub CPU board control circuit 29 side as necessary. That is, in a state completely disconnected from the system under test 2, the internal registers in the microprocessor 9 are read/written, and the microprocessor 9
Make it possible to check itself. Needless to say, the microprocessor 9, in other words, the built-in microprocessor 3 built into the system under test 2, generally does not have a logout function, but the microprocessor 9 It is possible to transfer the contents of the internal register 22, etc. to the outside based on an instruction, and the present invention utilizes this fact. However, when attempting to transfer the contents of the internal register 22 to the outside or set them from the outside, the contents of the address counter 18 inevitably change because the microprocessor 9 itself operates. For this purpose, as mentioned above, address counter copy
Prepare the register 23, address counter 18
The original content can be maintained even if the content changes.
以上説明した如く、本発明によれば、被試験シ
ステム２に内蔵される内蔵マイクロ・プロセツサ
３を無効状態にした上で、当該マイクロ・プロセ
ツサ３と同一機種のマイクロ・プロセツサ１４に
よつてマイクロ・プロセツサ３に代つて被試験シ
ステム内部に対して直接的にリード／ライトする
ことが可能となる。また、被試験システム２の内
部状態との関係を断ち切つた状態のもとで、内蔵
マイクロ・プロセツサ３自体であるマイクロ・プ
ロセツサ９あるいは内蔵マイクロ・プロセツサ３
と同一機種のマイクロ・プロセツサ９の内部状態
をチエツクすることが可能となる。そして被試験
システムに内蔵される内蔵マイクロ・プロセツサ
３の機種が異なつても、それに対して自由に対処
することが可能となる。 As explained above, according to the present invention, the built-in microprocessor 3 built in the system under test 2 is disabled, and then the microprocessor 14 of the same model as the microprocessor 3 is used to perform microprocessor processing. Instead of the processor 3, it becomes possible to directly read/write the inside of the system under test. In addition, under a state where the relationship with the internal state of the system under test 2 is severed, the microprocessor 9 that is the built-in microprocessor 3 itself or the built-in microprocessor 3
It becomes possible to check the internal state of the microprocessor 9 of the same model. Even if the built-in microprocessor 3 built into the system under test differs in model, it is possible to deal with it freely.
第１図は本発明の一実施例診断システムの概念
を説明する説明図、第２図は本発明の一実施例診
断システムの要部構成を示す。
図中、１は診断システム、２は被試験システ
ム、３は内蔵マイクロ・プロセツサ、４は内蔵マ
イクロ・プロセツサ接続端子部、７はテスト
CPUボード、８はマイクロ・プロセツサ・セツ
ト部、９はセツトされたマイクロ・プロセツサ、
１０はバス・ゲート切換部、１１は接続部、１２
はサブCPUボード装着部、１３は装着されたサ
ブCPUボード、１４はマイクロ・プロセツサ、
１５はコンソール・ボード、２３はアドレス・カ
ウンタ・コピー・レジスタ、２４は内部レジスタ
制御駆動回路を表わす。
FIG. 1 is an explanatory diagram for explaining the concept of a diagnostic system according to an embodiment of the present invention, and FIG. 2 shows the configuration of main parts of a diagnostic system according to an embodiment of the present invention. In the figure, 1 is the diagnostic system, 2 is the system under test, 3 is the built-in microprocessor, 4 is the built-in microprocessor connection terminal, and 7 is the test
CPU board, 8 is a microprocessor set section, 9 is a set microprocessor,
10 is a bus/gate switching section, 11 is a connection section, 12
is the sub-CPU board installation part, 13 is the installed sub-CPU board, 14 is the microprocessor,
Reference numeral 15 represents a console board, 23 an address counter copy register, and 24 an internal register control drive circuit.
Claims (1)
テムに接続されて当該被試験システムを試験する
診断システムにおいて、上記被試験システムに内
蔵される内蔵マイクロ・プロセツサの当該被試験
システムに対する接続端子に対して当該内蔵マイ
クロ・プロセツサを無効状態にした上で接続され
る接続部、上記内蔵マイクロ・プロセツサ自身ま
たは当該内蔵マイクロ・プロセツサと同一機種の
マイクロ・プロセツサを取りはずし自在にセツト
されるよう構成されたテストCPUボード、上記
被試験システムに内蔵される内蔵マイクロ・プロ
セツサと同一機種のマイクロ・プロセツサを内蔵
してなりかつ上記診断システムに対して取はずし
自在に取付けられるサブCPUボード、および上
記サブCPUボードと連けいされるコンソール・
ボードとをそなえてなり、与えられた被試験シス
テムに対応して、上記テストCPUボードに対し
て当該被試験システムに内蔵される内蔵マイク
ロ・プロセツサまたは当該内蔵マイクロ・プロセ
ツサと同一機種のマイクロ・プロセツサがセツト
されると共に、当該被試験システムに内蔵される
内蔵マイクロ・プロセツサと同一機種のマイク
ロ・プロセツサを内蔵した上記サブCPUボード
がセツトされ、上記テストCPUボードにセツト
されたマイクロ・プロセツサによつて上記被試験
システムを作動せしめると共に上記サブCPUボ
ード上のマイクロ・プロセツサによつて上記被試
験システムをアクセスするよう構成したことを特
徴とする診断システム。 ２ 上記テストCPUボードは当該テストCPUボ
ードにセツトされたマイクロ・プロセツサから上
記被試験システムに対するバス・ルートと上記サ
ブCPUボード上のマイクロ・プロセツサから上
記被試験システムに対するバス・ルートとを切換
えるバス・ゲート切換部をそなえてなり、上記サ
ブCPUボードは上記テストCPUボード上のマイ
クロ・プロセツサからのバス・ルートを無効状態
にした上で当該サブCPUボード上のマイクロ・
プロセツサからの情報を転送して上記被試験シス
テムを直接アクセスするようにしたことを特徴と
する特許請求の範囲第１項記載の診断システム。 ３ 上記テストCPUボードは当該テストCPUボ
ードにセツトされるマイクロ・プロセツサに対し
て命令を転送しかつ当該命令にもとづいて当該マ
イクロ・プロセツサ内部のレジスタに対するリー
ド／ライトを実行せしめる内部レジスタ制御駆動
回路をそなえ、上記テストCPUボードにセツト
されるマイクロ・プロセツサによる動作が上記被
試験システムに対して影響を与えない状態のもと
で、上記内部レジスタ制御駆動回路が上記テスト
CPUボードにセツトされるマイクロ・プロセツ
サをラン状態にして内部レジスタに対するリー
ド／ライトを指示するようにしたことを特徴とす
る特許請求の範囲第１項または第２項記載の診断
システム。 ４ 上記テストCPUボードは、当該テストCPU
ボードにセツトされるマイクロ・プロセツサがス
トツプ状態に指示された時点で当該マイクロ・プ
ロセツサ内部のアドレス・カウンタの内容を転送
されるアドレス・カウンタ・コピー・レジスタを
そなえていることを特徴とする特許請求の範囲第
３項記載の診断システム。[Scope of Claims] 1. In a diagnostic system that is connected to a system under test having a built-in microprocessor to test the system under test, the connection of the built-in microprocessor built in the system under test to the system under test. A connection part that is connected to the terminal after disabling the built-in microprocessor, and is configured so that the built-in microprocessor itself or a microprocessor of the same model as the built-in microprocessor can be detachably set. a test CPU board, a sub-CPU board that has a built-in microprocessor of the same type as the built-in microprocessor built into the system under test, and which can be removably attached to the above-mentioned diagnostic system; Console connected to CPU board
For a given system under test, a built-in microprocessor built into the system under test or a microprocessor of the same model as the built-in microprocessor is installed on the test CPU board. At the same time, the above-mentioned sub-CPU board with a built-in microprocessor of the same model as the built-in microprocessor built into the system under test is set, and the microprocessor set in the above-mentioned test CPU board is used. A diagnostic system characterized in that the system under test is configured to operate and access the system under test by a microprocessor on the sub-CPU board. 2 The test CPU board has a bus route that switches between the bus route from the microprocessor set on the test CPU board to the system under test and the bus route from the microprocessor on the sub CPU board to the system under test. The sub-CPU board disables the bus route from the micro-processor on the test CPU board and then switches the bus route from the micro-processor on the test CPU board to a
2. The diagnostic system according to claim 1, wherein the system under test is directly accessed by transferring information from a processor. 3 The test CPU board has an internal register control drive circuit that transfers instructions to the microprocessor set on the test CPU board and executes read/write to the registers inside the microprocessor based on the instructions. In preparation, the internal register control drive circuit performs the test under the condition that the operation by the microprocessor set on the test CPU board does not affect the system under test.
3. The diagnostic system according to claim 1, wherein the microprocessor set on the CPU board is put into a running state and instructs to read/write internal registers. 4 The above test CPU board is
A patent claim characterized in that a microprocessor set on a board is provided with an address counter copy register to which the contents of an address counter inside the microprocessor are transferred when the microprocessor is instructed to enter a stop state. The diagnostic system according to item 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3588780A JPS56132647A (en) | 1980-03-21 | 1980-03-21 | Diagnostic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3588780A JPS56132647A (en) | 1980-03-21 | 1980-03-21 | Diagnostic system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56132647A JPS56132647A (en) | 1981-10-17 |
| JPS6112297B2 true JPS6112297B2 (en) | 1986-04-07 |
Family
ID=12454521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3588780A Granted JPS56132647A (en) | 1980-03-21 | 1980-03-21 | Diagnostic system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56132647A (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910913Y2 (en) * | 1980-05-06 | 1984-04-04 | 株式会社明電舎 | Monitoring and protection device for asynchronous motors |
| JPS5899853A (en) * | 1981-12-09 | 1983-06-14 | Matsushita Electric Ind Co Ltd | Automatic quality deciding device of apparatus using microcomputer |
| JPS6043754A (en) * | 1983-08-19 | 1985-03-08 | Anritsu Corp | Emulator |
| JPS60169950A (en) * | 1984-02-14 | 1985-09-03 | Fujitsu Ltd | Debugging support system |
| JPS61134850A (en) * | 1984-12-05 | 1986-06-21 | Sony Tektronix Corp | Debugging method of subsequent processor |
| JPS61288236A (en) * | 1985-06-14 | 1986-12-18 | Sharp Corp | Ice interface |
| JPS62211743A (en) * | 1986-03-13 | 1987-09-17 | Green Syst:Kk | Intelligence i/o simulator |
| JPS62262153A (en) * | 1986-05-07 | 1987-11-14 | Takaoka Ind Ltd | Emulator processor |
| JPS63282855A (en) * | 1987-05-15 | 1988-11-18 | Takaoka Ind Ltd | Multi-cpu controller |
| JP2632891B2 (en) * | 1988-01-22 | 1997-07-23 | 株式会社日立マイコンシステム | System development equipment |
-
1980
- 1980-03-21 JP JP3588780A patent/JPS56132647A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56132647A (en) | 1981-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325512A (en) | Circuit emulator | |
| US6094730A (en) | Hardware-assisted firmware tracing method and apparatus | |
| EP0313848B1 (en) | Data processor with development support features | |
| US5630052A (en) | System development and debug tools for power management functions in a computer system | |
| JPH011039A (en) | In-circuit emulator | |
| US5488728A (en) | Microprocessor having a run/stop pin for accessing an idle mode | |
| JP4409349B2 (en) | Debug circuit and debug control method | |
| JPS6112297B2 (en) | ||
| JP3380827B2 (en) | Emulator device | |
| JPS61112247A (en) | Data processor | |
| JPH07152598A (en) | Incircuit emulator | |
| JP2682707B2 (en) | Programmable controller | |
| JPH0721767B2 (en) | Emulation method | |
| JP3012402B2 (en) | Information processing system | |
| JP2558902B2 (en) | Semiconductor integrated circuit device | |
| JPH096641A (en) | Information processor | |
| JPS63282852A (en) | Backup system diagnosis method in duplex processing system | |
| JPS62192824A (en) | Processing unit access method | |
| JPS6232512B2 (en) | ||
| JPH07168768A (en) | Initial self-diagnosing method | |
| JP2000347898A (en) | Software development supporting device | |
| JPS5943768B2 (en) | Channel device initial startup method | |
| JPH0150936B2 (en) | ||
| JPS6144343B2 (en) | ||
| JPH03135640A (en) | Processor containing cache memory |