JPS61114682A - 画像処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数のテレビカメラにより得られた画像を一台
のブラウン管に同時再生させる画像処理回路に関するも
のである。

従来の技術 最近テレビカメラを用いた再生像は防犯防災システム、
計測制御システム、交通監視など多くのシステムに採用
されてきた。その画像は複数台のカメラによって得られ
た画像を一台のブラウン管に同時再生できるマルチ再生
方式を用い、同時監視できる再生法が望まれている。

例えば日本標檗方式に基つ〈従来のカメラは水平走査期
間が６３．５μｓで約５２５本／２走査である。２画面
を一台の再生表示装置にマルチ再生するには、カメラの
撮像管ビーム偏向を倍速にすればよい。

またカメラを改良しない方法としては、各画像を一度フ
レームメモリに記憶させた後、２画面構成に合せて読み
出し再生すればよい。

発明が解決しようとする問題点 しかし上述した前者の場合はカメラの撮像管ビーム偏向
を倍速にするため、カメラの撮像管ビーム偏向回路を大
幅変更する必要がある。また、そのためにそのカメラは
特殊カメラとなるので、システム構成の自由度が失なわ
れるだけでなく、カメラの互換性の点でも不都合である
。

一方、後者の場合はフレームメモリ等、コスト高をまね
き不利である。

本発明は上記欠点に鑑み、例えば従来の３：４画角像を
３：８画角再生表示装置に、標準規格のカメラを改良せ
ず、一方フレームメモリ等を用いずに、任意のカメラ構
成で、ローコストにマルチ画像再生システムを実現可能
とすることのできる画像処理回路を提供するものである
。

問題点を解決するための手段 本発明は（２ｎ−１）走査期間に第１のデジタル画像情
報を記憶する第１のフレームメモリド、２ｎ走査期間に
前記第１のデジタル画像情報を記憶する第２のフレーム
メモリと、（２ｎ−１，）走査期間に第２のデジタル画
像情報を記憶する第３のフレームメモリと、２ｎ走査期
間に前記第２のデジタル画像情報を記憶する第４のフレ
ームメモリとを設けることｌこより、上記目的を達成す
るものである。

作用　　　　　　　　　　　　　　　　　　　　　　　
　　　　へ本発明は上記構成により、２ｎ走査期間に前
記第１のフレームメモリに記憶されている画像情報を読
み出した後、前記第３のフレームメモリに記憶さｎてい
る画像情報を読み出して、画像再生装置の（２ｎ−１）
走査線情報し、一方（２ｎ−１−１）走査期間ｌζ前記
第２のフレームメモリに記憶されている画像情報を読み
出した後、前記第４フレームメモリに記憶されている画
像情報を読み出して、前記画像再生装置の２ｎ走査線情
報とするので、前記画像再生装置は交互に走査線情報を
得られるためマルチ画像の再生ができる。

実施例 以下、図面を参照しながら本発明の一実施例（こついて
説明する。

第１図は本発明の一実施例における画像処理回路のブロ
ック構成を示すものである。

第１図において、１は第１のテレビカメラ（図示せず）
から送出されてくるアナログの画像情報人１を８ビツト
のデジタル画像情報Ａ２に変換するアナログ／デジタル
変換器（以下、ム／Ｄ変換器１と略記する）、２は第２
のテレビカメラ（図示せず）から送出されてくるアナロ
グの画像情報Ｂ１を８ビツトのデジタル画像情報Ｂ２に
変換するアナログ／デジタル変換器（以下、Ａ／Ｄ変換
器２と略記する）である。３はム／Ｄ変換器１から送出
されるデジモ情報像情報人２を入力するスイッチ回路で
、内部の論理和回路はタイミング制御回路１２の制御信
号Ｔ□、Ｔ２により交互にオン、オフを繰り返す。４は
ム／Ｄ変換器２から送出されるデジタル画像Ｂ２を入力
するスイッチ回路で、内部の論理和回路はタイミング制
御回路１２の制御信号Ｔ３　ｒ　Ｔ４により交互にオン
、オフを繰り返す。６及び６はスイッチ回路３を介して
Ａ／Ｄ変換器１から送出されるデジモ情報像情報ム３．
Ａ、を記憶するラインメモリで、それぞれタイミング制
御回路１２が送出する制御信号Ｔ５．Ｔ６により制御さ
れ、書き込み時の２倍の速度で出力を行なう。７及び８
はスイッチ回路４を介して人／Ｄ変換器２から送出され
るデジタル画像情報Ｂ３．Ｂ４を記憶するラインメモリ
で、それぞれタイミング制御回路１２が送出する制御信
号Ｔ７．Ｔ、により制御され、書き込み時の２倍の速度
で出力を行なう。９はラインメモリ５が送出するデジモ
情報像情報人、の後にラインメモリフが送出するデジタ
ル画像情報Ｂ３を出力する加算器、１０はラインメモリ
６が送出するデジタル画像情報人。の後にラインメモリ
８が送出するデジタル画像情報Ｂ４を出力する加算器、
１１は加算器９の出力の次に加算器１０の出力を出力す
る加算器である。

以上のような構成において、以下その動作を第２図を参
照しながら説明する。

第２図は本実施例による信号処理で３：８画角像再生表
示装置に３：４画角像を２画面分横方向に同時表示する
場合の説明図である。

同図において、ム／Ｄ変換器１．２により人／Ｄ変換さ
れる画像人、Ｂは、すべて日本標準方式のテレビカメラ
によって発生した走査線画像信号で構成されているもの
とする。

同図（２Ｌ）の画像人は、第１番目走査線１′より始ま
り２’、３’・・・・・・と順次偶数または奇数フィー
ルドにおいて走査し約旦且旦本で一画面を構成する。

同様に同図（ｂｌの画像Ｂも第１番目走査線１“より始
まり７１　、３ＬＬ−・・・・と順次走査する。

この場合、画像ＡとＢは同一の同期信号パルスにより順
次走査を行い、両画面は同期性を保っ又いるものとする
。

まず、テレビカメラからの各画像Ａ、Ｂの線走査信号は
個々にＡ／Ｄ変換器１，２で一度デジタル信号に変換さ
れる。

そして画像ムの第１走査線１′はム／Ｄ変換器１により
８ビツトデジタル画像情報ム２に変換された後スイッチ
回路３を介して奇数番目走査８号である画１象情報人、
は第１走査の初めから終りまでの期間でラインメモリ６
に各画素ごとに記憶される。

デジタル画像情報Ａ３に同期して第１走査線１′のデジ
タル画像情報馬もスイッチ回路４を介して、第１走査が
終るまでにラインメモリ７に記憶される。

次に第２走査期間に入る。この時画像人の第２走査線信
号２′と画像Ｂの２″走査線信号はＡ／Ｄ変換器１，２
により８ビツトデジタル画１像情報〜、Ｂ２’！となり
、デジタル画像情報ム２はスイッチ回路３を介シてライ
ンメモリ６にデジタル画像情報ム４としてまたデジタル
画像情報Ｂ２はスイッチ回路４を経てラインメモリ８Ｖ
ｃデジタル画像情報Ｂ４として各画素ごとに記憶される
。

一方デジタル画像情報ム２とＢ２が各ラインメモリ６．
８に記憶される第２走査期間に順次読み出される。すな
わち画像ムに対応した第１ラインメモリ５から線走査の
デジタル画像情報ム３が第２走査期間の前半に読み出さ
れ、後半に画像Ｂのラインメモリ７からの線走査のデジ
タル画像情報ム３が読み出される。

以上２つのデジタル画像情報ム３．Ｂ３は加算器９．１
１を経て出力される。この出力信号は一度り／ム変換が
なされた後第２図（Ｃ）に示す３：８画像再生表示装置
の走査線画像信号工となる。これは第１番目走査線１＃
に相当する。

なお走査線１は１５．７５　ＫＨｚ周期で走査し、ライ
ンメモリ５〜８からの読み出しクロック周波数は記憶時
のクロック周波数の２倍としているが、間欠的にライン
メモリ５〜８よりデータを読み出すようにして一走査期
間に２画面が並ぶように再生させてもよい。

次にテレビカメラよりの画像人およびＢの第３走企信号
は、人／Ｄ変換器１．２により人／Ｄ変換を行ない、デ
ジタル画像情報ム２とＢ２となり、ラインメモリ５．７
に記憶される。

同時にラインメモリ６．８より、−走査期間の前半にラ
インメモリ６のデータが、また後半にラインメモリ８の
データが順次読み出され、加算器１０．１１を経て出力
される。

この出力信号は前述の加算器９の出力と同様に一度り／
ム変換後、第２図の画像再生表示装置の第２走査線２″
′に相当した２画面像信号となる。

以下同様の繰返しで、一画面分の走査が続き、画像再生
がなされる。

この様に画像人、Ｂの２画面を横に同時再生する場合、
特に２画面分のフィールドメモリ回路を用いず、４組の
ラインメモリ５〜８のみでマルチ画像を実現できる。

発明の効果 以上のように本発明はｎ個画像に対して２ｎ　　のフレ
ームメモリを設け、−画像あたり２走査分のデジタル情
報を第１．第２のフレームメモリに記憶させ、それぞれ
の画像に対応した前記第１のフレームの画像情報を順次
読み出し、次にそ些ぞれの画像に対応した前記第２のフ
レームの画像情報を順次読み出すよう構成することによ
り、簡単な構成で複合画像を構成することができ、その
効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における画像処理回路のブロ
ック結線図、第２図は同回路の動作を説明する走査線の
概念図である。 １．２・・・・・ム／Ｄ変換器、３．４・・・・・・ス
イッチＱｏ路、ｔｓ、６．−ｒ、ａ・・・・・・フレー
ムメモリ、９゜１０．１１・・・・・・加算器。

Claims (1)

【特許請求の範囲】
1. 第１、第２のアナログ画像情報をそれぞれ第１、第２の
   デジタル画像情報に変換するアナログ／デジタル変換手
   段と、前記第１のデジタル画像情報の出力先を（２ｎ−
   １）走査期間と２ｎ走査期間（但し、ｎは１以上の整数
   ）とで切換える第１のスイッチ手段と、前記第２のデジ
   タル画像情報の出力先を（２ｎ−１）走査期間と２ｎ走
   査期間とで切換える第２のスイッチ手段と、前記第１の
   スイッチ手段を介して（２ｎ−１）走査期間に前記第１
   のデジタル画像情報を記憶する第１のフレームメモリと
   、前記第１のスイッチ手段を介して２ｎ走査期間に前記
   第１のデジタル画像情報を記憶する第２のフレームメモ
   リと、前記第２のスイッチ手段を介して（２ｎ−１）走
   査期間に前記第２のデジタル画像情報を記憶する第３の
   フレームメモリと、前記第２のスイッチ手段を介して２
   ｎ走査期間に前記第２のデジタル画像情報を記憶する第
   ４のフレームメモリと、２ｎ走査期間に前記第１のフレ
   ームメモリのデジタル画像情報を読み出した後、前記第
   ３のフレームメモリのデジタル画像情報を読み出す第１
   の加算手段と、（２ｎ＋１）走査期間に前記第２のフレ
   ームメモリのデジタル画像情報を読み出した後、前記第
   ４のフレームメモリのデジタル画像情報を読み出す第２
   の加算手段と、前記第１の加算手段の出力の後に前記第
   ２の加算手段の出力を出力する第３の加算手段とを具備
   する画像処理回路。