JPS61102050A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS61102050A JPS61102050A JP59224816A JP22481684A JPS61102050A JP S61102050 A JPS61102050 A JP S61102050A JP 59224816 A JP59224816 A JP 59224816A JP 22481684 A JP22481684 A JP 22481684A JP S61102050 A JPS61102050 A JP S61102050A
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- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体メモリ装置に関し、特にプラスチック
パッケージによる半導体メモリ装置におけるメモリ部の
耐湿性改善に係るものである。
パッケージによる半導体メモリ装置におけるメモリ部の
耐湿性改善に係るものである。
従来例によるこの種の半導体メモリ装置の概要構成を第
３図に示す、すなわち、この第３図において、符号Ａは
半導体メモリチップを示し、ｌは同チップＡのシリコン
半導体基板、２はこの半導体基板ｌの表面部に形成され
た拡散層、３は同半導体基板ｌの表面に形成されて絶縁
膜となる酸化膜、４は前記拡散Ｍ２に接続されたアルミ
ニウム配線層、５はこれらの表面を被覆するパシベーシ
ョン膜、６は前記配＆１層４に接続されたポンディング
線であって１通常、そのボンディング部日については前
記パシベーシ、ンｌｌ！ｉ５の被覆を欠いた構造となっ
ている。
３図に示す、すなわち、この第３図において、符号Ａは
半導体メモリチップを示し、ｌは同チップＡのシリコン
半導体基板、２はこの半導体基板ｌの表面部に形成され
た拡散層、３は同半導体基板ｌの表面に形成されて絶縁
膜となる酸化膜、４は前記拡散Ｍ２に接続されたアルミ
ニウム配線層、５はこれらの表面を被覆するパシベーシ
ョン膜、６は前記配＆１層４に接続されたポンディング
線であって１通常、そのボンディング部日については前
記パシベーシ、ンｌｌ！ｉ５の被覆を欠いた構造となっ
ている。
こ−で一般的に、半導体集積回路においては、電子機器
の小型化、軽琶化、低価格化などの要望に応するための
開発が進められており、そして装置パッケージとしても
、＊品開発、量産の初期には、チップサイズの制限も比
較的に緩くて、信頼性確保の容易なセラミックパッケー
ジが採用されていたが、製品価格の低下にあわせて、次
第により低価格のプラスチックパッケージに移行してき
ている。
の小型化、軽琶化、低価格化などの要望に応するための
開発が進められており、そして装置パッケージとしても
、＊品開発、量産の初期には、チップサイズの制限も比
較的に緩くて、信頼性確保の容易なセラミックパッケー
ジが採用されていたが、製品価格の低下にあわせて、次
第により低価格のプラスチックパッケージに移行してき
ている。
第４図には前記半導体メモリ装置に対するプラスチック
パッケージの構成を示しである。すなわち、この第４図
において、符号８は前記半導体メモリチップＡを搭載す
るメタルフレーム、９は外部接続のためのリードビンで
あって、前記ポンディング線６を接続してあり、これら
はリードピン３の取り出し脚部を除いて、プラスチック
ｉｏにより封止パッケージされている。
パッケージの構成を示しである。すなわち、この第４図
において、符号８は前記半導体メモリチップＡを搭載す
るメタルフレーム、９は外部接続のためのリードビンで
あって、前記ポンディング線６を接続してあり、これら
はリードピン３の取り出し脚部を除いて、プラスチック
ｉｏにより封止パッケージされている。
従来例でのプラスチックパッケージによる半導体メモリ
装置はこのように構成されており、こ−でのプラスチッ
クパッケージ化に伴なう最大の問題点は、プラスチック
パッケージの非気密性を理由とする耐湿性である。
装置はこのように構成されており、こ−でのプラスチッ
クパッケージ化に伴なう最大の問題点は、プラスチック
パッケージの非気密性を理由とする耐湿性である。
すなわち、前記半導体メモリチップＡにおいては、信頼
性の確保をチップ面上のパシベーション膜５による被覆
に依存しているが、このパシベーションｌ］ｉ５にクラ
ック（ひ−割れ）とかピンホールなどの障害部分１１が
あると、プラスチック１０の封止部分からの、矢印１２
に示す外部雰囲気中の水分の侵入により、この障害部分
１１を通しチップ内のアルミニウム配線層４が腐食して
接続不良を生ずることがある。
性の確保をチップ面上のパシベーション膜５による被覆
に依存しているが、このパシベーションｌ］ｉ５にクラ
ック（ひ−割れ）とかピンホールなどの障害部分１１が
あると、プラスチック１０の封止部分からの、矢印１２
に示す外部雰囲気中の水分の侵入により、この障害部分
１１を通しチップ内のアルミニウム配線層４が腐食して
接続不良を生ずることがある。
そしてこのアルミニウム配線Ｎ４に腐食を生じている半
導体メモリチップＡを動作させても、この配線層４が完
全に断線するまでは不良にはならず、例えばＣｌ４０Ｓ
デバイスなどのようにリーク電流の少ないものは、この
リーク電流の増加という前兆があるが、リーク電流増加
が即、腐食とはならないもので、通常のデバイスではそ
の兆候すら見出し難く、結局、この腐食はパッケージを
開いてみつけるしかない、また外観的にも、電気的特性
にも異常のないときですら、その腐食は徐々に進行する
ために、あるとき突然に装置が誤動作するといった可能
性があり、このように半導体メモリチップでは、＃湿性
の低下、アルミニウム配線層の腐食は製品自体の信頼性
上から好ましくなく、また製造時点において、パシベー
ション膜に欠陥などがあっても、初期のテスト段階では
良品としか判定できず、これが将来、アルミニウム腐食
を生じて装置の誤動作を招くなどの問題点を有するもの
であった。
導体メモリチップＡを動作させても、この配線層４が完
全に断線するまでは不良にはならず、例えばＣｌ４０Ｓ
デバイスなどのようにリーク電流の少ないものは、この
リーク電流の増加という前兆があるが、リーク電流増加
が即、腐食とはならないもので、通常のデバイスではそ
の兆候すら見出し難く、結局、この腐食はパッケージを
開いてみつけるしかない、また外観的にも、電気的特性
にも異常のないときですら、その腐食は徐々に進行する
ために、あるとき突然に装置が誤動作するといった可能
性があり、このように半導体メモリチップでは、＃湿性
の低下、アルミニウム配線層の腐食は製品自体の信頼性
上から好ましくなく、また製造時点において、パシベー
ション膜に欠陥などがあっても、初期のテスト段階では
良品としか判定できず、これが将来、アルミニウム腐食
を生じて装置の誤動作を招くなどの問題点を有するもの
であった。
この発明は従来のこのような問題点を解決するためにな
されたものであって、初期のテスト段階でアルミニウム
配線層の腐食につながる製品を見出すことのできる半導
体メモリ装置を得ることを目的とするものである。
されたものであって、初期のテスト段階でアルミニウム
配線層の腐食につながる製品を見出すことのできる半導
体メモリ装置を得ることを目的とするものである。
前記目的を達成するため、この発明は、バシベーシ璽ン
膜下のアルミニウム配線層に加えて、このハシヘーシ、
ン膜上に対しても、アルミニウム配線被覆層を形成し、
これらの２層からなる両配線居間で電気的特性を計測し
得るようにしたものである。
膜下のアルミニウム配線層に加えて、このハシヘーシ、
ン膜上に対しても、アルミニウム配線被覆層を形成し、
これらの２層からなる両配線居間で電気的特性を計測し
得るようにしたものである。
従ってこの発明に係る半導体メモリ＊ａにおいては、装
置製造時に２Ｎ！からなる両配線歴間での電気的特性テ
ストをなすことにより、この両配線層間に介在されるパ
シベーション膜の良否、欠陥の有無などを判定し得るの
である。
置製造時に２Ｎ！からなる両配線歴間での電気的特性テ
ストをなすことにより、この両配線層間に介在されるパ
シベーション膜の良否、欠陥の有無などを判定し得るの
である。
以下この発明に係る半導体メモリ装置の一実施例につき
、第１図および第２図を参照して詳細に説明する。
、第１図および第２図を参照して詳細に説明する。
第１図はこの実施例装置を前記第３図従来例装置に対応
させて示す装置要部の断面図であり、また第２図は同上
装置の全体構成を示す平面説明図である。
させて示す装置要部の断面図であり、また第２図は同上
装置の全体構成を示す平面説明図である。
そしてこれらの第１図および第２図実施例において、前
記第３図従来例と同一符号は同一または相当部分を示し
ており、この各実施例では、前記パシベーション膜５上
に対し、アルミニウム配線被ｗＩ層７を被覆させたもの
であり、このアルミニウム配線被覆５７は１例えば従来
から公知の２層配線手段によって容易に形成できる。
記第３図従来例と同一符号は同一または相当部分を示し
ており、この各実施例では、前記パシベーション膜５上
に対し、アルミニウム配線被ｗＩ層７を被覆させたもの
であり、このアルミニウム配線被覆５７は１例えば従来
から公知の２層配線手段によって容易に形成できる。
こ−で前記アルミニウム配線被覆層７の被覆範囲につい
ては、第３図に示すように、メモリ部Ｃの望城全体であ
って良く、こ−ではメモリ部Ｃ上に形成されるパシベー
シ、ン膜５の異常、もしくは欠陥検出に有効であり、葭
大範囲としては、必要に応じてポンディングパッド部を
除く全領域を被撰させても何等差し支えはない。
ては、第３図に示すように、メモリ部Ｃの望城全体であ
って良く、こ−ではメモリ部Ｃ上に形成されるパシベー
シ、ン膜５の異常、もしくは欠陥検出に有効であり、葭
大範囲としては、必要に応じてポンディングパッド部を
除く全領域を被撰させても何等差し支えはない。
従って、この実施例構成の場合には、パシベーション１
１５！５にクラックとかピンホールなどの障害部分１１
などが発生していると、前記酸化Ｈ３上に選択的に形成
されるアルミニウム配線層４と、同配線層４上にパシベ
ーション膜５を介して全面被覆形成されるアルミニウム
配線被覆層７との間が短絡された形となり、その結果と
して、これらの両氏線膜４．７間における装置製造後の
初期の電気的特性テストにより製品の不良を判定できる
ものであり、このために長時間に亘るバーンインとか高
温高湿試験、およびプレッシャクンカー試験などの耐湿
性評価試験の以前にあって、この不良品を排除し得るの
である。
１５！５にクラックとかピンホールなどの障害部分１１
などが発生していると、前記酸化Ｈ３上に選択的に形成
されるアルミニウム配線層４と、同配線層４上にパシベ
ーション膜５を介して全面被覆形成されるアルミニウム
配線被覆層７との間が短絡された形となり、その結果と
して、これらの両氏線膜４．７間における装置製造後の
初期の電気的特性テストにより製品の不良を判定できる
ものであり、このために長時間に亘るバーンインとか高
温高湿試験、およびプレッシャクンカー試験などの耐湿
性評価試験の以前にあって、この不良品を排除し得るの
である。
以上詳述したようにこの発明によれば、半導体メモリ装
置の構成において、パシベーション膜下のアルミニウム
配線層と共に、その後、このパシベーション膜上に対し
ても、アルミニウム配線被覆層を被覆形成して、これら
の２層からなる両氏線層間で、装置構成の電気的特性を
計測し得るようにしたから、パシベーション膜に不良、
欠陥などのあるメモリチップ、換言すると将来に亘つて
アルミニウム配線層に腐食を生ずる可能性のあるメモリ
チップを初期テストで排除することができるほか、併せ
てパシベーシ７７Ｍ上でのアルミニウム配線波′ｍ層の
形成は、一方で装置の耐湿性を向上させ、他方ではその
全面被覆形成土から生ずるバッファ効果により、プラス
チック封止の際の耐圧、防護性を充分に高め得られ、し
かも構成的にも簡単で容易に実施できるなどの特長を有
するものである。
置の構成において、パシベーション膜下のアルミニウム
配線層と共に、その後、このパシベーション膜上に対し
ても、アルミニウム配線被覆層を被覆形成して、これら
の２層からなる両氏線層間で、装置構成の電気的特性を
計測し得るようにしたから、パシベーション膜に不良、
欠陥などのあるメモリチップ、換言すると将来に亘つて
アルミニウム配線層に腐食を生ずる可能性のあるメモリ
チップを初期テストで排除することができるほか、併せ
てパシベーシ７７Ｍ上でのアルミニウム配線波′ｍ層の
形成は、一方で装置の耐湿性を向上させ、他方ではその
全面被覆形成土から生ずるバッファ効果により、プラス
チック封止の際の耐圧、防護性を充分に高め得られ、し
かも構成的にも簡単で容易に実施できるなどの特長を有
するものである。
第１図はこの発明に係る半導体メモリ装置の一実施例に
よる装置要部の断面図、第２図は同上装置の全体構成を
示す平面説明図であり、また第３す横断面図である。 Ａ・・・・半導体メモリチップ、Ｂ・・・・ポンディン
グバット部、Ｃ・・・・メモリ部、１・・・・シリコン
半導体基板、２・・・・拡散層、３・・・・酸化膜、４
・・・・アルミニウム配線層、５・・・・パシベーショ
ン膜、６・・・・ボンディング線、７・・・・アルシミ
ニウ装配置ａ被覆層、ゲート電極、８・・・・メタルフ
レーム、９・・・・リードピン、１０・・・・封止プラ
スチック。 代理人 大 岩 増 雄 第１図 １；４尋４シ幕オ丸 ５：ハ０ンべ一ンヨン嗅第
２図 第３図 第４図 手続補正書（自発） 昭和６０年３ 月１９ 日 ２、発明の名称 半導体メモリ装置 ３、補正をする者 （１）明細書の図面の簡単な説明の欄 −四
よる装置要部の断面図、第２図は同上装置の全体構成を
示す平面説明図であり、また第３す横断面図である。 Ａ・・・・半導体メモリチップ、Ｂ・・・・ポンディン
グバット部、Ｃ・・・・メモリ部、１・・・・シリコン
半導体基板、２・・・・拡散層、３・・・・酸化膜、４
・・・・アルミニウム配線層、５・・・・パシベーショ
ン膜、６・・・・ボンディング線、７・・・・アルシミ
ニウ装配置ａ被覆層、ゲート電極、８・・・・メタルフ
レーム、９・・・・リードピン、１０・・・・封止プラ
スチック。 代理人 大 岩 増 雄 第１図 １；４尋４シ幕オ丸 ５：ハ０ンべ一ンヨン嗅第
２図 第３図 第４図 手続補正書（自発） 昭和６０年３ 月１９ 日 ２、発明の名称 半導体メモリ装置 ３、補正をする者 （１）明細書の図面の簡単な説明の欄 −四
Claims (1)
- アルミニウム配線層上に、ボンディングパット部を除
いてパシベーション膜を形成した構成において、少なく
とも前記パシベーション膜上にアルミニウム配線被覆層
を被覆形成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224816A JPS61102050A (ja) | 1984-10-24 | 1984-10-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224816A JPS61102050A (ja) | 1984-10-24 | 1984-10-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102050A true JPS61102050A (ja) | 1986-05-20 |
Family
ID=16819645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224816A Pending JPS61102050A (ja) | 1984-10-24 | 1984-10-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06154388A (ja) * | 1992-09-01 | 1994-06-03 | Nordica Spa | ブレーキ装置 |
| JPH06198023A (ja) * | 1992-10-21 | 1994-07-19 | Nordica Spa | スケート用ブレーキ装置 |
-
1984
- 1984-10-24 JP JP59224816A patent/JPS61102050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06154388A (ja) * | 1992-09-01 | 1994-06-03 | Nordica Spa | ブレーキ装置 |
| JPH06198023A (ja) * | 1992-10-21 | 1994-07-19 | Nordica Spa | スケート用ブレーキ装置 |
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