JPS6098727A - 同期はずれ検出回路 - Google Patents
同期はずれ検出回路Info
- Publication number
- JPS6098727A JPS6098727A JP58207008A JP20700883A JPS6098727A JP S6098727 A JPS6098727 A JP S6098727A JP 58207008 A JP58207008 A JP 58207008A JP 20700883 A JP20700883 A JP 20700883A JP S6098727 A JPS6098727 A JP S6098727A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- synchronism
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 2
- 241000277331 Salmonidae Species 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＰＬＬ（フェーズ・ロックリープ）の同期
はずれを自動的に検出し、表示する同期はずれ検出回路
に関するものである。
はずれを自動的に検出し、表示する同期はずれ検出回路
に関するものである。
従来、この種同期はずれ検出回路として第１図忙示すも
のがある。図において、１は位相比較器、２は第１のロ
ーパスフィルタ、３は電圧制御発振器、４はＩＡ（Ｎは
任意の整数）分周器で、前記位相比較器１、ローパスフ
ィルタ２、電圧制御発振器３によってＰＬＬ１０を構成
している。５はＰＬＬ１０の２つの入力信号の排他的論
理和をとるＥＸＯＲ回路、６は増幅器、７は整流回路、
８は第２のローパスフィルタ、９はこの出力と基準電圧
とを比較する比較器である。
のがある。図において、１は位相比較器、２は第１のロ
ーパスフィルタ、３は電圧制御発振器、４はＩＡ（Ｎは
任意の整数）分周器で、前記位相比較器１、ローパスフ
ィルタ２、電圧制御発振器３によってＰＬＬ１０を構成
している。５はＰＬＬ１０の２つの入力信号の排他的論
理和をとるＥＸＯＲ回路、６は増幅器、７は整流回路、
８は第２のローパスフィルタ、９はこの出力と基準電圧
とを比較する比較器である。
次に第１図の動作圧ついて以下に説明する。まず第２図
のような入力信号Ａを入力した時に、前記入力信号Ａと
出力信号Ｂとが完全に同期している場合にはＥＸＯＲ回
路５の出力、および第２のローパスフィルタ８の出力は
完全に零となるが、第２図のよう罠入力信号Ａと出方信
号Ｂとが同期はずれをしている場合には前記ＥＸＯＲ回
路５の出力にはＣのような入力信号Ａと出力信号Ｂとの
位相のずれに比例したパルス列があられれる。このパル
ス列を増幅器６で増幅し、整流器７で直流に変換して、
ローパスフィルタ８により平滑化する。この動作によっ
て第２図の実線で示すようなｐ−バスフィルタ出力りの
直流電圧を得る。前記の直流電圧はＢＸＯＲ出力Ｃ出力
均化したもので、入力信号Ａと出力信号Ｂの位相のずれ
に比例する。
のような入力信号Ａを入力した時に、前記入力信号Ａと
出力信号Ｂとが完全に同期している場合にはＥＸＯＲ回
路５の出力、および第２のローパスフィルタ８の出力は
完全に零となるが、第２図のよう罠入力信号Ａと出方信
号Ｂとが同期はずれをしている場合には前記ＥＸＯＲ回
路５の出力にはＣのような入力信号Ａと出力信号Ｂとの
位相のずれに比例したパルス列があられれる。このパル
ス列を増幅器６で増幅し、整流器７で直流に変換して、
ローパスフィルタ８により平滑化する。この動作によっ
て第２図の実線で示すようなｐ−バスフィルタ出力りの
直流電圧を得る。前記の直流電圧はＢＸＯＲ出力Ｃ出力
均化したもので、入力信号Ａと出力信号Ｂの位相のずれ
に比例する。
比較器９０２つの入力信号のうち一方は第２図のＤに示
すような一点鎖線の基準電圧Ｖ、が入力されており、ロ
ーパスフィルタ８の出力と比較される。この動作によっ
て、同期はずれが大きくなって、基準電圧Ｖｓよりロー
パスフィルタ８の出力が大きくなると比較器９の出力が
変化して同期はずれの判定をし、同期はずれ表示信号Ｓ
Ｏを出力する。
すような一点鎖線の基準電圧Ｖ、が入力されており、ロ
ーパスフィルタ８の出力と比較される。この動作によっ
て、同期はずれが大きくなって、基準電圧Ｖｓよりロー
パスフィルタ８の出力が大きくなると比較器９の出力が
変化して同期はずれの判定をし、同期はずれ表示信号Ｓ
Ｏを出力する。
従来の同期はずれ検出回路は以上のように構成されてい
るので、増幅器６、整流器７等多数の電子部品を必要と
し、また、それらの電子部品の組合わせにより動作特性
を維持するようにしていたため誤差が増大したり信頼性
が低下するという欠点があった。
るので、増幅器６、整流器７等多数の電子部品を必要と
し、また、それらの電子部品の組合わせにより動作特性
を維持するようにしていたため誤差が増大したり信頼性
が低下するという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めＫな゛されたもので、同期はずれ検出回路をディジタ
ル回路で構成することによってわずかの電子部品で容易
に構成でき、かつ、高精度の同期はずれを検出すること
ができる同期はずれ検出回路を提供することを目的とし
ている。
めＫな゛されたもので、同期はずれ検出回路をディジタ
ル回路で構成することによってわずかの電子部品で容易
に構成でき、かつ、高精度の同期はずれを検出すること
ができる同期はずれ検出回路を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明する。図中
、第１図と同一の部分は同一の符号をもって図示した第
３図において、１１は任意のビット数のカウンタ、１２
はＲ８−ＦＦで前記カウンタ１１の出力信号をセット端
子ＳＫ入力し、外部よりリセット端子Ｒに外部リセット
人力Ｇを与える。１３はＥＸＯＲ５の出力信号と発振器
１４の論理積をとるアンドゲートで、その出力信号はカ
ウンタ１１のり四ツク入力に接続されている。
、第１図と同一の部分は同一の符号をもって図示した第
３図において、１１は任意のビット数のカウンタ、１２
はＲ８−ＦＦで前記カウンタ１１の出力信号をセット端
子ＳＫ入力し、外部よりリセット端子Ｒに外部リセット
人力Ｇを与える。１３はＥＸＯＲ５の出力信号と発振器
１４の論理積をとるアンドゲートで、その出力信号はカ
ウンタ１１のり四ツク入力に接続されている。
次に本発明の作用、動作について下記に説明すル０マス
、第４図に第３図の要部のタイミングチャート図を示す
。第４図はＰＬＬが第２図と同様の状態にある場合の拡
大図である。そこで第２図の（Ａｔ 、 （Ｂｌ 、
（Ｃ１を拡大すると第４図、（Ａｔ 、 （ｎｌ 、
（ｃ）のようになる。ここで発振器１４の発振周波数が
入力信号Ａに比べて十分高いとする。そこで、入力信号
Ａと出力信号Ｂの位相が互いにずれるとＥＸＯＲ５の出
力ＣＫ同期のずれの大きさに等しい幅のパルス列があら
れれる。また、カウンタ１１のリセット入力は入力信号
レベルが”Ｈ”レベルの場合にリセットが解除されるよ
うにしておく。よって、同期がずれている時間間隔だけ
リセットは解除されている。一方、アンドゲート１３は
ＥＸＯＲ出力Ｃ出力振器出力りとの論理積をとっている
ので、その出力には第４図（ＥＩＫ図示のような間欠ク
ロックが表われる。このクロックはカウンタ１１によっ
て間欠的にカウントされ、そのカウント値はＥＸＯＲ出
力Ｃ出力′Ｌ”レベルとなるまで続けられ、その”Ｌ”
レベルとなった時点でリセットされる。クリップ７０ツ
ブ１２０セツト入力はカウンタ１１のカウント出力の任
意のビット（第３図ではカウンタ１１をバイナリアップ
カウンタとし、カラｙりの出力は最下位から３ビツト目
をフリップ７０ツブ１２０セツト端子Ｓに接続している
。）に接続されている。
、第４図に第３図の要部のタイミングチャート図を示す
。第４図はＰＬＬが第２図と同様の状態にある場合の拡
大図である。そこで第２図の（Ａｔ 、 （Ｂｌ 、
（Ｃ１を拡大すると第４図、（Ａｔ 、 （ｎｌ 、
（ｃ）のようになる。ここで発振器１４の発振周波数が
入力信号Ａに比べて十分高いとする。そこで、入力信号
Ａと出力信号Ｂの位相が互いにずれるとＥＸＯＲ５の出
力ＣＫ同期のずれの大きさに等しい幅のパルス列があら
れれる。また、カウンタ１１のリセット入力は入力信号
レベルが”Ｈ”レベルの場合にリセットが解除されるよ
うにしておく。よって、同期がずれている時間間隔だけ
リセットは解除されている。一方、アンドゲート１３は
ＥＸＯＲ出力Ｃ出力振器出力りとの論理積をとっている
ので、その出力には第４図（ＥＩＫ図示のような間欠ク
ロックが表われる。このクロックはカウンタ１１によっ
て間欠的にカウントされ、そのカウント値はＥＸＯＲ出
力Ｃ出力′Ｌ”レベルとなるまで続けられ、その”Ｌ”
レベルとなった時点でリセットされる。クリップ７０ツ
ブ１２０セツト入力はカウンタ１１のカウント出力の任
意のビット（第３図ではカウンタ１１をバイナリアップ
カウンタとし、カラｙりの出力は最下位から３ビツト目
をフリップ７０ツブ１２０セツト端子Ｓに接続している
。）に接続されている。
このよ５にして、カウンタ１１は同期はずれしている期
間だけアンドゲート出力（鱒のパルスをカウントするが
、このカウント値が予めプリセットされているカウンタ
１１の設定値（この図では４カウント以上）を越えると
フリップフロップ１２０セツト入力ＳＫ″′Ｈ”レベル
が立ち、第４図（巧のように７リツプフロツプ１２が反
転し同期はずれ表示信号Ｓｏを出力する。この場合、一
度同期はずれが起きるとフリップフロップ１２はセット
されたままＫなるため、外部から第４図（Ｇｌのような
外部リセット信号を入力しフリップフロップ１２をリセ
ットする。
間だけアンドゲート出力（鱒のパルスをカウントするが
、このカウント値が予めプリセットされているカウンタ
１１の設定値（この図では４カウント以上）を越えると
フリップフロップ１２０セツト入力ＳＫ″′Ｈ”レベル
が立ち、第４図（巧のように７リツプフロツプ１２が反
転し同期はずれ表示信号Ｓｏを出力する。この場合、一
度同期はずれが起きるとフリップフロップ１２はセット
されたままＫなるため、外部から第４図（Ｇｌのような
外部リセット信号を入力しフリップフロップ１２をリセ
ットする。
なお、上記実施例ではＰＬＬの入力信号Ａと出力信号Ｂ
の位相差を検出するのに排他的論理和回路を用いたが、
代わりにディジタル位相比較回路を用いても効果に変り
はない。
の位相差を検出するのに排他的論理和回路を用いたが、
代わりにディジタル位相比較回路を用いても効果に変り
はない。
また、第３図においては発振器１４０周波数を上げると
同時に１カウンタ１１のプリセット値を大きくしてやる
こと釦より同期はずれの検出精度を如何ようにも上げる
ことが可能となる。
同時に１カウンタ１１のプリセット値を大きくしてやる
こと釦より同期はずれの検出精度を如何ようにも上げる
ことが可能となる。
以上説明したように、本発明によれば入力信号と出力信
号の同期のずれ量をディジタル的にパルス列に変換し、
前記のパルス列を予めプリセットしたカウンタの設定値
と比較することＫよって同期はずれ表示信号を出力する
よ５Ｋしたので、小型かつ安価で精度の高い同期はずれ
検出回路を得ることができる優れた効果がある。
号の同期のずれ量をディジタル的にパルス列に変換し、
前記のパルス列を予めプリセットしたカウンタの設定値
と比較することＫよって同期はずれ表示信号を出力する
よ５Ｋしたので、小型かつ安価で精度の高い同期はずれ
検出回路を得ることができる優れた効果がある。
第１図は従来の同期はずれ検出回路を示すブロック構成
図、第２図は第１図の要部のタイミングチャート図、第
３図は本発明の一実施例を示すブロック構成図、第４図
は第３図の要部のタイミングチャート図である。 １・・・位相比較器、２・・・ローパスフィルタ、３・
・・電圧制御発振器、４・・・１／Ｎ分周器、５・・・
ＥＸＯＲ回路、１０・・・ＰＬＬ、１１・・・カウンタ
、１２・・・フリップ７０ツブ、１３・・・アンドゲー
ト、１４・・・発振器。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第１図 第 ３因 （０） ４！惑尺□、あ、１ｍ−− 胆力 （、） 外４レシナヒプト 入力
図、第２図は第１図の要部のタイミングチャート図、第
３図は本発明の一実施例を示すブロック構成図、第４図
は第３図の要部のタイミングチャート図である。 １・・・位相比較器、２・・・ローパスフィルタ、３・
・・電圧制御発振器、４・・・１／Ｎ分周器、５・・・
ＥＸＯＲ回路、１０・・・ＰＬＬ、１１・・・カウンタ
、１２・・・フリップ７０ツブ、１３・・・アンドゲー
ト、１４・・・発振器。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第１図 第 ３因 （０） ４！惑尺□、あ、１ｍ−− 胆力 （、） 外４レシナヒプト 入力
Claims (1)
- ２つの入力信号を同期に引き込む７エーズロツクループ
と、前記フェーズロックループの出力段に接続され、任
意に分局可能な１分周回路と、前記２つの入力信号の排
他的論理和をとるＥＸＯＲ回路と、前記ＥＸＯＲ回路に
接続されたカウンタと、前記カウンタの出力に接続され
たＲ−Ｓフリップフロップ回路と、前記ＥＸＯＲ回路の
出力及び任意の周波数の発振器出力との論理積なとり、
かつ前記カウンタのり四ツク信号として供給するアンド
ゲートとを備え、前記カウンタの設定値と前記ＥＸＯＲ
回路の出力信号パルス列との数を比較し同期はずれ量を
ディジタル判定するよう圧したことを特徴とする同期は
ずれ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207008A JPS6098727A (ja) | 1983-11-04 | 1983-11-04 | 同期はずれ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207008A JPS6098727A (ja) | 1983-11-04 | 1983-11-04 | 同期はずれ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098727A true JPS6098727A (ja) | 1985-06-01 |
Family
ID=16532662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207008A Pending JPS6098727A (ja) | 1983-11-04 | 1983-11-04 | 同期はずれ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098727A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0198711A2 (en) * | 1985-04-17 | 1986-10-22 | Unisys Corporation | Digital circuit for detecting the locked state of an oscillator |
| JPS62161439U (ja) * | 1986-04-01 | 1987-10-14 | ||
| JPS6387039A (ja) * | 1986-09-30 | 1988-04-18 | Pioneer Electronic Corp | デイジタルｐｌｌ回路のロツク検出回路 |
| US6891402B2 (en) | 2001-11-21 | 2005-05-10 | Nec Corporation | Clock's out-of-synchronism state detection circuit and optical receiving device using the same |
| JP2007243877A (ja) * | 2006-03-13 | 2007-09-20 | Renesas Technology Corp | 遅延同期回路及び半導体集積回路装置 |
| CN107528586A (zh) * | 2016-06-15 | 2017-12-29 | 恩智浦有限公司 | 具有锁定/解锁检测器的锁相回路 |
-
1983
- 1983-11-04 JP JP58207008A patent/JPS6098727A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0198711A2 (en) * | 1985-04-17 | 1986-10-22 | Unisys Corporation | Digital circuit for detecting the locked state of an oscillator |
| EP0198711A3 (en) * | 1985-04-17 | 1988-07-20 | Unisys Corporation | Digital circuit for detecting the locked state of an oscillator |
| JPS62161439U (ja) * | 1986-04-01 | 1987-10-14 | ||
| JPS6387039A (ja) * | 1986-09-30 | 1988-04-18 | Pioneer Electronic Corp | デイジタルｐｌｌ回路のロツク検出回路 |
| US6891402B2 (en) | 2001-11-21 | 2005-05-10 | Nec Corporation | Clock's out-of-synchronism state detection circuit and optical receiving device using the same |
| JP2007243877A (ja) * | 2006-03-13 | 2007-09-20 | Renesas Technology Corp | 遅延同期回路及び半導体集積回路装置 |
| CN107528586A (zh) * | 2016-06-15 | 2017-12-29 | 恩智浦有限公司 | 具有锁定/解锁检测器的锁相回路 |
| EP3258603B1 (en) * | 2016-06-15 | 2022-11-09 | Nxp B.V. | Phase locked loop with lock/unlock detector |
| CN107528586B (zh) * | 2016-06-15 | 2024-02-23 | 恩智浦有限公司 | 具有锁定/解锁检测器的锁相回路 |
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