JPS6096005A

JPS6096005A - ダイエリアを効率的に用いたノイズのないカスコード回路

Info

Publication number: JPS6096005A
Application number: JP59207937A
Authority: JP
Inventors: スチーブン　デイ　ミラウエイ; ジエラルド　ガイ　グレイム
Original assignee: Burr Brown Research Corp
Current assignee: Burr Brown Research Corp
Priority date: 1983-10-03
Filing date: 1984-10-03
Publication date: 1985-05-29
Also published as: GB2148641A; DE3436302A1; GB2148641B; GB8424825D0; US4550291A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、モノリシック集積回路として実施するのに適
合したノイズのないカスコード回路に係り、特に、カス
コード素子が、回路のノイズを実質上なくすような共通
ソース接合電界効果トランジスタであり、更に、モノリ
シック集積回路として回路を実施するに要するダイエリ
アを著しく減少するように、入力段に流れる電流の大部
分がカスコードＪ　ＦＥＴをバイパスするようにさせる
電流駆動手段が設けられたカスコード回路に係る。

従来の技術２つのバイポーラトランジスタを用いたカスコード回路
もしくはサブ回路が永年使用されてしする。カスコード
構成の主たる効果は、出力抵抗が非常に高く、且つ、共
通エミッタ構成等においてみられる高周波フィードバッ
クが、出力から、集積回路のコレクターベースキャパシ
タンス又は寄生キャパシタンスを経て入力へ生じないこ
とである。高い入力インピーダンスが得られることも。

バイアス基準電源において電源に対する敏感さを　。

に有用であ、る。

単一段増巾回路等において生じる別の重大な問題は、一
定の駆動インピーダン、スもしくは電流によって回路内
の電圧を変化させることのできる速度がキャパシタンス
によって制限されることである。一定のソース抵抗によ
ってキャパシタンスが駆動される場合には、ＲＣ指数充
電の傾向がみられるが、電流ソースによって駆動される
キャパシタンスは、スルーレートの制限された波形を招
く。一般的に、ソースインピーダンス及び負荷のキャパ
シタンスを減少しそして回路、内の駆動電流を増７ＪＩ
＋すると、速度、ぐ１上昇する。然し乍ら、フィードバ
ックキャパシタンス及び入力キャパシタンスには、注意
を要する成る種の成分が接続されている。最も重大な問
題は、接合キャパシタンスである。出力キャパシタンス
ＣＬは、出力抵抗ＲＬとで時定数を形成し、成る周波数
Ｒ＝　１　／　２　ｒＬＣＬでロールオフを開始させる
。入力キャパシタンスをソースインピーダンスＲｓと組
み合わせた場合にも同・しことが言える。コレクターベ
ースキャパシタンスＣＣｂも別の問題である。増巾器は
、成る全体的な電圧利得Ｇｖを有していて、入力におい
て電圧が僅かに変動してもコレクタの出力では変動が相
当に拡大され然も出力が反転される。これに゛より、信
号ソースからみたコレクターベースキャパシタンスＣｃ
ｂの電流は、ＣＣｂがベースからアースに接続されてい
る場合には、出力電圧利得＋１　’（Ｇｖ＋　１　）倍
に等しくなり、従って、入力ロールオフ周波数を計算す
るためには、フィードバックキャパシタンスが値Ｃｃｂ
（Ｇｖ＋１）のキャパシタのようにふるまうことになる
。′但し、Ｇｖは、増巾器の全電圧利得である。このよ
うなＣＣｂの実際的な増加は、ミラー効果として知られ
ている。

これによってしばしば増巾器のロールオフ特性が左右さ
れる。というのは、典型的な・フィードバックキャパシ
タンスは、アースに対するその実際の値の何倍にもみえ
るからである。このミラー効果を解消する方法としては
、多数の方法が利用できる。今日量も効果的な方法であ
るとされている１つの方法は、回路にカスコード素子を
使用することである。典型的な単一段増巾器を含む公知
回路の更に別の問題は、入力と出力との間の信号路に装
置を追加することによってノイズが増加することであり
、これは共通カスコード素子についても言えることであ
る。それ故、ミラー効果を減少するためにカスコード素
子を追加した場合でも、ノイズが相当に増加して、その
所望性が相殺される。

公知技術では、多くの場合、バイポーラトランジスタが
ノイズが少ないか接合電界効果トランジスタＪ　ＦＥＴ
がノイズが少ないかを決定することによってこれらの問
題を解消するように試みられている。Ｊ　ＦＥＴは、一
般に、ソースインピーダンスが１００Ｋから１００Ｍの
場合大部分のテストにおいてノイズ指数が最低であると
分かっており、従って、高いソースインピーダンスに対
して比較的ビートがない。然し乍ら、バイポーラトラン
ジスタは、通常、特に５に以下の低いソースインピーダ
ンスに対して最適であると分かつている。

然し乍ら、単−増巾段及びカスコード素子の両方に対し
てＪＦＥＴトランジスタを使用するようなカスコード回
路においても、特に、回路の組合体せもしくはサブ回路
をモノリシック集積回路まで簡単化できることが所望さ
れる場合には、著しい問題が隼じる。というのは、ＪＦ
ＥＴは、一般に、所要の入力電流を流すために非常に大
きく且つ比較的効率の悪いダイエリアを必要とするから
である。かくて、ＪＦＥＴカスコード組合せ体を、モノ
リシック集積形態で実施するように簡単化することが不
可能でない場合には、実質上非経済的なものとなる。

これら及び他の公知の問題は、本発明の回路では、モノ
リシック集積回路として確実且つ効率的に実施すること
のできるノイズのないカスコード回路もしくはサブ回路
を形成する非常に簡単な手段を提供することによって解
消される。

発明の構成及び効果本発明は、モノリシック集積回路として現実的なダイエ
リア即ち大きさで実施することのできる実質上ノイズの
ないカスコード増巾回路もしくはサブ回路に関する。好
ましい実施例においては、入力接合電界効果トランジス
タＪＦＥＴ増巾段が回路入力を与え、Ｊ　ＦＥＴカスコ
ード段が全ての回路ノイズを実質的に除去するように入
力ＪＦＥＴＦＥＴ上回路出力との間に作動的に接続され
ている。更に、電流そらし手段が設けられており、この
手段は、電流を少なくとも２つの流路に分割すると共に
、回路電流の大部分をＪＦＥ、Ｔカスコード素子をめぐ
るようにそらし、モノリシック集積回路でカスコードＪ
ＰＥＴを実施するように所要のダイエリアの大きさを相
当に減少させ、これにより、モノリシック形態での実施
を可能にする。

上記の電流そらし手段は、カスコードＪＦＥＴとフィー
ドバック形態で作動的に接続された電流ミラーと、カス
コードＪＦＥＴの電流ソースに作動的に接続されていて
、モノリシック集積回路で実施するに要する最小のダイ
エリアを可能とするように、電流の大部分がカスコード
ＪＦＥＴをバイパスするよう電流を少なくとも２つの流
路に分割する電流分割器として働く電流ミラー状回路と
、大部分の電流をＪＦＥＴカスコード段のまわりに向け
る電流ソース手段と、モノリシック集積回路として回路
を実施できるように比較的値かなダイエリアしか必要と
しなくするため、大部分の電流がＪＦＥＴカスコードト
ランジスタをバイパスするような２つ以上の流路を形成
する電流分割手段とを備えている。

又、上記の電流そらし手段は、エミッタ領域の倍率設定
手段を含む電流の比をとる手段、成る比率にされたエミ
ッタ縮退抵抗を挿入する手段、或いはその両方を備えて
もよい。

又、本発明は、少なくともバイポーラトランジスタカス
コード素子を１つ有するカスコード増巾器からノイズを
除去する方法であって、ＪＦＥＴカスコード素子をバイ
ポーラカスコード素子に取り替えそしてこのＪＦＥ、Ｔ
カスコード素子を入力増巾段と回路の出力との間に接続
することより成る方法に関する。又、ＪＦＥＴ入力から
の電流をそらして、その大部分がＪＦＥＴカスコード素
子をバイパスするようにする段階と同様に、ＪＦＥＴを
入力増巾段として挿入する段階も含まれ、これにより、
モノリシック集積回路技術において現実的なダイエリア
でＪＦＥＴカスコード素子を実施することができる。

更に、本発明は、多数（Ｘ個）の増巾段を使用し、各段
にＪＦＥＴカスコード素子を挿入し、次いで、Ｘ個の各
段の電流をそらして実質的にＪＦＥＴカスコード素子を
バイパスさせ、所要のダイエリアを減少すると共に、モ
ノリシック集積回路技術で回路を実施できるようにする
ことにより、カスコード増巾回路を改良する方法にも関
する。

同様に、この方法も、電流そらし段階等において電流の
比をとる段階を含む。

本発明は＋　（１）ＪＦＥＴカスコード素子を用いて比
較的回路ノイズがないようにしたカスコード回路もしく
はサブ回路を構成できるようにし、（２）ＪＦＥＴカス
コード素子がたとえ通常集積化のために非常に広いダイ
エリアを必要とするものであっても、大部分の電流をＪ
ＦＥＴカスコード素子をめぐるようにそらすことにより
、このようなＪ　Ｆ　Ｅ　Ｔカスコード素子を使用して
、モノリシック集積回路形態で回路を実施でき、そして
（３）電流そらし手段をＪＦＥＴカスコード素子と組み
合わせる手段が容易にバイアスを与えることができ、こ
のバイアス点は、カスコードＪＦＥＴのみで通常作動に
充分な電圧を増巾装置間に与えるようなレベルまでカス
コードＪ　ＦＥＴのゲート−ソース電圧を上昇できる点
である。

本発明の他の効果及び特徴は、添付図面及び好ましい実
施例の以下の説明、並びに特許請求の範囲から容易に明
らかとなろう。

実施例第１図に示されたカスコード回路接続は、増巾段からの
出力信号及びバイアス電圧を改善する□という点で多数
の利点が認められる。然し乍ら、回路入力と回路出力、
との間の信号路に装置を追加すると、ノイズが増加し、
これは共通カスコード素子についても言えることが知ら
れている。然し、多くの回路において、ミラー効果を除
去し、出力抵抗を高くし、且つ又、出力から寄生キャパ
シタンスを介して入力へ高周波フィードバックが生じな
いようにするためには、共通カスコード素子が必要とさ
れる。第１図は、公知の第１のカスコード回路１０を示
しており、この回路は、単−投入力増巾器として働く共
通ソースのＮチャンネル接合電界効果トランジスタＪＦ
’ＥＴＩＩを有している。このＪＦＥＴＩ　１のゲート
電極は、参照番号１２で示された回路入力Ｅｉ１２へ直
結され、一方、そのドレインは、アースへ直結される。

ＪＦＥＴＩＩのソース電極は、接続点１３へ接続される
。ＮＰＮ／＜イボーラトランジスタ１４は、以下で述べ
るようにＪＦＥＴｌｌにカスコード接続される。トラン
ジスタ１４のエミッタ電極は、接続点１３に直結され、
一方、接続点１３は、電流ソース１ｎｂ１５を経て接続
点１６に接続される。接続点１６は、トランジスタ１４
のベースに直結されると共に、電圧ソースｅｎｂ１７の
入力にも接続され、該ソースの他方の端子は、バイアス
電圧ソースｖｂに接続され、その反対の端子はアースさ
れている。トランジスタ１４のコレクタは、接続点２１
に直結され、接続点１３は、電流ソース１ｎｃ１９を経
て接続点２１に接続される。接続点２１は、出力リード
２２を経て参照番号２３で示された回路出力Ｅｏに接続
されると共に、負荷抵抗２４を経て電位ソースｖ＋２５
に接続される。

第１図において、電位ソースＶ＋は、参照番号２５で示
されており、バイアス電位のソースは、ｖｂで示されて
おり、そして電流は、負荷抵抗２４に流れるものが工１
で示され、接続点１６を経てトランジスタ１４のベース
に流れるものがＩｂで示され、そして接続点１３からＪ
ＦＥＴＩＩのソース電極に流れるものがＩｄで示されて
いる。

出力電圧Ｅｏは、増巾装置ＪＦＥＴｌｌのドレイン−ソ
ース接合部ではなくて、バイポーラトランジスタ１４の
コレクターベース接合部によって維持される。従って、
入力キャパシタンス及び入力漏れ電流を、簡単な共通ソ
ース回路の場合よりも大幅に減少することができる。Ｎ
ＰＮトランジスタ１４で構成されるカスコード素子のノ
イズの影響を測定するために、そのノイズソースが第１
図の回路に含まれた。分析により、負荷抵抗２４に達す
る電流が次式で与えられることが分かった。

Ｉ　１　＝　Ｉ　ｄ　−Ｉ　ｂ＋　ｉ　ｎｂ＋　ｅ　ｎ
ｂ／　Ｒｏｌ＝Ｉｄ−Ｉｂ＋ｉｎｂ但し、Ｒｏｌは、ＪＦＥＴトランジスタ１１の出力抵抗
である。バイポーラトランジスタ１４のベース電流のノ
イズは、ｉｎｂで与えられ、これは負荷電流の甚だしい
項として残され、従って、第１図の公知回路のノイズ性
能を低下させる。

本発明の目的は、ダイエリアを効率よく用いた実質上ノ
イズのないカスコード回路を提供することであるから、
カスコード素子としてＮチャンネルＪＦＥＴトランジス
タを使用することにより、第２図に示すように上記のノ
イズエラーが本質的に除去されることが分かった。第２
図は、第１のｎチャンネルＪ　ＦＥＴ３１より成る単−
人力増巾段と第２のｎチャンネルＪＦＥＴ３４より成る
カスコード素子とを有する第２のカスコード回路もしく
はサブ回路３０を示している。Ｊ　ＦＥＴ３１のゲート
電極は、参照番号３２で示された入力信号Ｅｉを受け取
るように直結され、そしてドレイン電極は、アースに直
結される。ＪＦＥＴ３１のソース電極は、接続点３３に
直結され、そして接続点３３はカスコードＪＦＥＴ３４
のドレイン電極に直結される。ＪＦＥＴ３４のゲート電
極は、リード４０を経て接続点３５に接続される。接続
点３５は、参照番号３６で示されたバイアス電位ソース
ｖｂの正の端子に接続され、その負の端子は、アースに
直結される。電流ソースｉｎｇ３７は、以下で述べるよ
うに接続点３５と出力接続点３８との間に接続される。

Ｊ　ＦＥＴ３４のドレイン電極とＪＰＥＴ３１のソース
電極との接続点３３は、参照番号４１で示された電流ソ
ースｉｎｄを経て接続点４２に接続され、この接続点は
、ＪＦＥＴ３４のソース電極にも直結される。接続点４
２は。

接続点３８に直結され、この接続点３８は、次いで、参
照番号３９で示された回路電圧出力Ｅｏに直結される。

これと同時に、接続点４２は、負荷抵抗４３の一方の端
子に接続され、その反対の端子は、参照番号４４で示さ
れた電位ソースＶ＋に接続される。

それ故、回路３０に対するカスコード素子ＪＦＥＴ３４
の作用を分析して、ノイズに対するその作用を決定しな
ければならない。第２図の負荷電流は、次式で与えられ
る。

１１＝Ｉｄ＋Ｉｇ＋ｉｎｇ＋ｅｎｇ／Ｒｏｌ＝Ｉｂ但し
、工１は、この場合も、負荷抵抗４３の電流であり、Ｉ
ｇは、ＪＦＥＴ３４のゲートがら流れる電流であり、そ
してＩｄは、ＪＦＥＴ３４のドレイン電流である。然し
乍ら、この場合は、カスコード素子によって負荷電流に
介入される同等のノイズが、単にカスコードゲートの漏
れ電流Ｉｇのノイズに過ぎず、これは、Ｉｄの電流ノイ
ズに比べて無視できるものであり、従って、ＪＦＥＴ入
力段をＪＦＥＴカスコード段と一緒に用いることにより
、カスコード回路がら全ての電流ノイズが実質的に除去
されることが確立される。

然し乍ら、モノリシック集積回路にカスコード素子とし
てＪ　’Ｆ　Ｅ　Ｔ　３４を使用した場合の欠点は、ダ
イエリアが広くなることである。カスコード素子は、増
巾装置即ちＪ　ＦＥＴ　）−ランジスタ３１と同レベル
の電流を導通しなければならないから、そのダイエリア
は、典型的にはゾ同じにしなければならないか或いは多
くの場合にはそれより広くしなければならない。高利得
で低ノイズの増巾が所望される場合にはＪ　ＦＥＴのエ
リアも非常に広くする必要があり、従って、バイポーラ
トランジスタのカスコード装置をＪＦＥＴトランジスタ
のカスコード装置と単純に取り替えるだけでは通常ダイ
エリアが相当大きいものとなり、回路をモノ１１シック
集積回路形態で実施する場合非経済的なものとなる。こ
の制約を解消するために、第３図の変形カスコード回路
５０が案出された。

第３図では、カスコード回路５０は、第１のｎチャンネ
ルＪ　Ｆ　Ｅ　Ｔ入力増巾段５１と、カスコード素子と
して使用された第２のｎチャンネルＪＦＥＴ）−ランジ
スタ５４と、参照番号６０で示された電流分割回路とを
含むものとして示されている。ＪＦＥＴ５１のゲート電
極は、参照番号５２で示された回路人力Ｅｉに接続され
、ＪＦＥＴ５１のドレイン電極は、アースに直結される
。ＪＦＥＴ５１のソースは、接続点５３に接続され、こ
の接続点５３は、カスコード素子ＪＦＥＴ５４（７）ド
レイン電極に直結される。Ｊ　ＦＥＴ５４のゲート電極
は、電位ソースＶｂ５５の正の端子に直結され、その負
の端子は、アースに直結される。ＪＦＥＴ５４のソース
電極は、リード５９に接続される。

電流分割回路６０は、電流ミラーとして構成された第１
のＰＮＰバイポーラトランジスタ５６及び第２のＰＮＰ
バイポーラトランジスタ５７を備えている。電流ミラー
回路６ｏは、第１トラしジスタ灸６のベース電極が第２
トランジスタ５７のベース電極に直結され、そしてこれ
らのベース電極がリード５８によりＪ　ＦＥＴ５４のソ
ース電極においてリード５９に共通接続されている。Ｊ
ＦＥＴ５４のドレイン出力の接続点５３は、トランジス
タ５７のコレクタ電極に直結され、第１及び第２のバイ
ポーラトランジスタ５６．５７のエミッタ電極は、接続
点６２に共通接続され、出カリードロ３を経て参照番号
６４で示された回路出力Ｅｏに接続されると共に、負荷
抵抗６５を経て参照番号６６で示された電位ソースＶ＋
に接続されている。

電流ミラー比は、ｎ：１にセラ１−され、枝路５９の各
電流はＩｄ／ｎ＋１で与えられ、一方、第２枝路６１の
電流は式ｎＩｂ／ｎ＋１で与えられる。電流ミラー６０
は、電流そらし即ち電流分割回路を表わしており、これ
は、ＪＦＥＴカスコード素子５４の主たる回路機能に影
響を及ぼすことなく該素子５４をめぐるように電流をそ
らし、即ち、バイパスさせる。図示されたようにｎない
し１の電流レベルに対して電流ミラーの比をｎ：ｌに決
めることにより、カスコードＪ　ＦＥＴ５４によって導
通される全電流の１部がｎ＋１の係数で著しく減少され
る。大部分の電流は、リード６１及び第２のＰＮＰバイ
ポーラトランジスタ５７で形成されたフィードバック路
に通すことができ。

この電流は、式ｎＩｄ／ｎ＋１で表わされており、これ
はカスコードＪ　ＦＥＴ５４に流れる電流のｎ倍の大き
さである。

同時に、上記の電流分割回路即ち電流そらし回路６０を
追加してもノイズ性能には実質上影響がない。というの
は、追加されたバイポーラトランジスタ５６及び５７の
ノイズ源は、入力ＪＦＥＴ５１のゲート−ドレイン接合
部にノイズ信号を発生するが、ＪＦＥＴ５１の非常に高
い出力抵抗により、負荷抵抗５５に送られる電流に著し
い変化が生じないようにされ、従って、ＪＦＥＴ５４及
びこれに関連した電流ミラー回路６０を含むカスコード
回路が実質上ノイズがない状態のま＼となるからである
。

電流ミラー回路６０の比を設定するのに加えて、ミラー
又は同様の電流分割回路即ち電流そらし回路の比の設定
が、エミッタエリアの倍率設定、成る比率のエミッタ縮
退抵抗の追加、或いはその両方によって達成される。実
際に、極端な場合には、第１のバイポーラトランジスタ
５６を、簡単な抵抗と取り替えて、適切な回路作動を行
なうに充分な電流そらし作用を保持することができる。

電流ミラー６０のような色々な型式の電流そらし回路即
ち電流分割回路をＪ　ＦＥＴカスコード素子と組み合わ
せた場合には、回路を容易にバイアスできるという点で
別の効果を実現できる。第３図は、ＪＦＥＴ増巾段素子
５１に対して充分なドレイン−ソース電圧を確保するよ
うにバイアス電位ソースｖｂからカスコード素子５４が
バイアスされるところを示している。然し乍ら、カスコ
ードＪＦＥＴ５４の相対電流レベルを充分に減少するこ
とにより、ＪＦＥＴ５４のみで増巾ＪＦＥＴ５１をバイ
アスするに充分な電圧をこのＪＦＥＴ５１間に与えるよ
うなレベルまでＪＦＥＴ５４のゲート−ソース電圧を上
昇することができる。

第３図の回路の別の実施例が第４図に第２の変形カスコ
ード回路７０で示されており、この回路は、第１のｎチ
ャンネルＪＦＥＴ増中入力段７１と、第２のｎチャンネ
ルＪＦＥＴカスコード素子７４と、電流ミラー状の回路
又は同様の電流分割回路、電流ソースもしくは電流分割
手段で表わされた電流分割回路９０とを備えている。入
力増巾ＪＦＥ″Ｔ７１は、そのゲート電極が参照番号７
２で示された回路入力Ｅｉに直結され、そしてそのドレ
イン電極は、アースに直結される。ＪＦ、ＥＴ７１のソ
ース電極は、接続点７３に直結される。

第２のＪＦＥＴ７４のゲート電極は、参照番号７６で示
された電位ソースｖｂの正の端子に直結され、その負の
端子は、アースに直結される。ＪＦＥＴ７４のドレイン
は、接続点７５に直結され、ＪＦＥＴ７４のソースは、
接続点７７に直結される。回路９ｏで表わされた電流ミ
ラー状回路もしくは電流分割手段は、以下に述べるよう
に入力ＪＦ　ＥＴ　７１とカスコードＪＦＥＴ７４との
間に作動的に接続されている。

電流ミラー状の回路９０は、第１のＮＰＮバイポーラト
ランジスタ７８と、第２のＮＰＮバイポーラトランジス
タ７９とを備えている。トランジスタ７８のベース電極
は、トランジスタ７９のベース電極に直結され、これら
の共通接続されたベース電極は、リード８１を経てＪＦ
ＥＴ７４のドレインと第１バイポーラトランジスタ７８
のコレクタとの接続点７５に接続されている。第１及び
第２バイポーラトランジスタ７８．７９のエミッタは、
リード８２を経て、第１バイポーラトランジスタ７８の
エミッタと第１Ｊ　ＦＥＴ７１のソースとの接合点に共
通接続されている。第２バイポーラトランジスタ７９の
コレクタは、リード８３を経て接続点７７に接続されて
いる。接続点７７は、出力リード８４を経て回路出力電
圧ＥＯに接続され、これは参照番号８５で示されている
。

更に、基準接続点７７は、負荷抵抗８６の一方の端子に
接続され、その反対の端子は参照番号８７で表わされた
電位ソース■十に接続されている。

電流ミラー状の回路９０も前記と同様にｎ：１の比に設
定されており、従って、カスコードＪＦＥＴ７４に流れ
る電流は、Ｉｄ／（ｎ＋１）で与えられ、一方、ＪＦＥ
Ｔ７４をバイパスして逆の枝路に流れる電流は、式ｎＩ
ｄ／（ｎ＋１）で与えられ、従って、ＪＦＥＴ７４をバ
イパスする電流は、ＪＦＥＴ７４に流れる電流のはゾｎ
倍である。これにより、カスコード回路をノイズのない
作動モードに維持することができ、然もモノリシック集
積回路形態でＪＦＥＴカスコード素子７４を実施するの
に要するダイエリアを現実的な範囲内に減少することが
できる。

更に、前記したように、電流ミラー状の回路９０も同様
に、回路機能を変更することなくＪＦＥＴ７４の電流を
相当に減少できる何等かの型式の一般の電流分割器、電
流そらし回路、電流バイパス回路、マルチ電流ソース、
又は電流分割回路手段と取り替えることができる。更に
、エミッタエリアの倍率設定、成る比率のエミッタ縮退
抵抗の追加、又はその両方のような、回路の倍率もしく
は比を設定する色々の手段を使用できる。更に、第３図
の場合と同様に、電流ミラー状の回路９０を使用するこ
とにより、Ｊ　ＦＥＴ７４のみで増巾ＪＦＥＴ７１をバ
イアスするに充分な電圧を与えるようなレベルまでＪＦ
ＥＴ７４のゲート−ソース電圧を上昇できる点へ益々容
易に回路をバイアスすることができる。

第２図ないし第４図に示した回路に対して他の変更も考
えられる。特に、第３図の電流ミラー６０及び第４図の
電流ミラー状回路９０で示された第３及び第４の電流分
割回路手段は、電流ミラー、電流分割器、電流ソース、
電流スプリッタ、及び当業技術で既に知られた同様のも
のを用いた同様の機能回路と取り替えてもよい。その−
例が、参考としてここに取り上げる米国１９８０ニユー
ヨーク州、ニューヨーク、Ｃａｍｂｒｉｄｇｅ　Ｕｎｉ
ｖｅｒｓｉｔｙＰｒｅｓｓ出版のｔｌｏｒｏｗｉｔｚ及
びＷｉｎｆｊ、ｅｌｄ　ｌｌｊ　］　］著のｒＴｌｌＥ
ＡＲＴ　ＯＦ　ＥＬＥＣＴＲＯＮＩＣ，ＳＪに記載さオ
した電流ミラー、電流ソース、電流分割器、電流スプリ
ッタ及び同様の回路によって表わされる。

更に、上記の回路は、増巾素子としてｎチャンネル接合
電界効果トランジスタを用いたもののみについて示した
が、ここに開示した技術によれば、多数の入力増巾段等
を含む他の色々の入力増巾装置にも適用することができ
る。更に、本発明の技術は、差動段、差動増Ｉｆ］段、
多数の段及び当業技術で知られた同様の段へと直接拡張
することができる。

本発明の好ましい実施例及びその色々の変形態様−その
方法及び操作も含む−を説明するために使用した特定の
装置について詳しく述べたが、本発明の回路において色
々の変更を行なうことができ、特に１本発明を適用する
ところの段の数、使用する入力増巾装置の型式、使用す
る電流分割手段の特定の型式、使用する比率設定方法、
使用する段数、及び本発明の一般的な回路について、本
発明の精神及び範囲から逸脱せずに色々の変更が行なえ
ることが当業者に明らかであろう。本発明の範囲は、特
許請求の範囲のみによって規定されるものとする。

【図面の簡単な説明】

第１図は、ＪＦＥＴの入力段及びバイポーラトランジス
タのカスコード素子を含む公知のカスコード回路を示す
図。第２図は、Ｊ　’Ｆ　Ｅ　Ｔ入力段及びＪＦＥＴカスコ
ード素子を含む実質上ノイズのないカスコード段を構成
する改良されたカスコード回路を示す図、第３図は、Ｊ
ＦＥＴＦＥＴ入力増膜１１段ＥＴカスコード素子、及び
電流ミラ一段を含む第１の変形カスコード回路を示す図
、そして第４図は、ＪＦＥＴ入力段、ＪＦＥＴカスコード素子、
及びこれらの間に作動的に接続された電流ミラー状の回
路を含む第２の変形カスコード回路を示す図である。１０・・・公知のカスコード回路１１・・・Ｊ　ＦＥＴ１４・・・ＮＰＮバイポーラトランジスタ３０・・・第
２のカスコード回路３１・・・第１のＮチャンネルＪ　ＦＥＴ３４・・・第
２のＮチャンネルＪＦＥＴ３６・・・バイアス電位ソー
ス３７・・・電流ソース３９・・・回路出力４１・・・電流ソース　４４・・・電位ソース５０・・
・カスコー１く回路５１・・・第１のｎチャンネルＪ　ＦＥＴ５４・・・第
２のｎチャンネルＪ　ＦＥＴ５６．５７・・・ＰＮＰバ
イポーラトランジスタ６０・・・電流分割回路７０・・・第２の変形カスコード回路７１・・・第１のＮチャンネルＪ　ＦＥＴ７４・・・第
２のＮチャンネルＪＦＥＴ９０・・・電流分割回路第３図

Claims

【特許請求の範囲】

（１）増ｌ］入力段を具備し、この入力段は、全ての回
路ノイズを実質的に除去するＪＦＥＴカスコード手段を
備え、更に、このＪＦＥＴカスコード手段を実施するに
要するダイエリアを、モノリシック集積回路として実施
するための現実的な大きさまで減少するように、上記増
巾入力段に流れる大部分の回路電流を上記ＪＦＥＴカス
コード手段をめぐるようにそらす電流分割手段を具備し
ていることを特徴とするカスコード回路。（２、特許請求の範囲第（１）項に基づいてカスコード
回路の回路ノイズを実質的に除去する方法において、上
記ＪＦＥＴカスコード手段を入力増巾段と出力回路との
間に作動的に接続することを特徴とする方法。