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JPS6095799A - プログラマブル・リ−ド・オンリ−・メモリ - Google Patents

プログラマブル・リ−ド・オンリ−・メモリ

Info

Publication number
JPS6095799A
JPS6095799A JP58203975A JP20397583A JPS6095799A JP S6095799 A JPS6095799 A JP S6095799A JP 58203975 A JP58203975 A JP 58203975A JP 20397583 A JP20397583 A JP 20397583A JP S6095799 A JPS6095799 A JP S6095799A
Authority
JP
Japan
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rows
memory cell
row
columns
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58203975A
Other languages
English (en)
Other versions
JPH0156479B2 (ja
Inventor
Yoshinobu Natsui
夏井　善信
Hiroshi Mayumi
真弓　宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58203975A priority Critical patent/JPS6095799A/ja
Priority to DE8484113053T priority patent/DE3485385D1/de
Priority to EP84113053A priority patent/EP0140368B1/en
Priority to US06/666,515 priority patent/US4719599A/en
Publication of JPS6095799A publication Critical patent/JPS6095799A/ja
Publication of JPH0156479B2 publication Critical patent/JPH0156479B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、藏気的に内科を誓き込む事が出来ゐ読み出し
専用メモ１ハすなわちプログラマブル・リード・オンリ
・メモリ（以下Ｐ−ＲＯＭと略記する）に関し、特にＰ
−ＲＯＭに書き込む前の６白紙”状態での回路のテスト
方式に関するものである。
最近Ｐ−ＲＯＭはユーザが１個毎に自由に記憶させる内
容を書き込める融通性の故に極めて広汎な各種情報処理
・制御用途に多用されている。かかるＰ−ＲＯＭの記憶
セルとしては第１図（ａ）に示される様にベースオープ
ンのトランジスタのコレクタをメモリの行線Ｘに、エミ
ッタを列線ＹＩＣ接続したいわゆる接合破壊型のものが
ある。この方式では未書き込みでは記憶セルは非導通状
態を呈し、エミッタ・ベース接合を焼きつけて短絡させ
る事によシ導通させて第２図（ａ）の如く書き込みを行
うものである。又第１図（ｂ）に示される様にダイオー
ド１とヒユーズ２を直列に接続して行列間（Ｘ−Ｙ間）
に接続したいわゆるヒユーズ方式のものにあっては、未
書き込み状態で導通し、書き込みは第２図（ｂ）の如く
ヒユーズ２を溶断させて行列間合非導通として行ってい
るものである。しかしながらこの様な記憶セルへの論理
情報の書き込みの問題として書き込み歩留シの問題があ
る。
すなわち、Ｐ−ＲＯＭは未書き込み状態すなわち６白紙
”状態でユーザーに提供しなければならないので、ユー
ザーで書き込んで始めて不良となってあられれる。しか
るに書き込み不良のモードとしては周辺回路の誤動作に
よって生ずるものや、記憶セル自身のオープン及びショ
ート不良によるもの等雑多種のものがあるが、接合破壊
型に限って言うならば固定記憶セル自身の寄生ＰＮＰ）
ランジスタによる書き込み電流のまわ）込みによって生
ずる書き込み不良モードがある。
第３図を参照して上記不良モードのメカニズムを説明す
る。固定記憶セル″Ｑｌｌ〜Ｑ１４．Ｑ２１〜Ｑｚ４の
うち既に記憶−ｔｚルＱｉ　２．Ｑｌ　４．Ｑ２１、Ｑ
２１１が書き込みによってベース・エミッタのＰＮ接合
が焼きつけられている場合、記憶セルＱｔｉを選択して
書き込みを行う時、列線Ｙｌから行線Ｘｌに書き込み電
流を流しても記憶セルＱ２１とＱ２＋１で構成される寄
生ＰＮＰＮのサイリスタ作用によって導通状態になる事
があル、それによって矢印方向（Ｙｌ−Ｑ２１−Ｑ２２
−Ｑｌ２−ＸＩ）に電流が流れるので選択された記憶セ
ルＱｌｌへの書き込みが出来ない事になる。これは寄生
トランジスタ作用によるものであ、す、例えば第４図に
示す寄生ＰＮＰ）ランジスタＴＩは記憶セルＱ２１のベ
ースがＰｍ、、行線Ｘ２がＮ型。
記憶セルＱ２２のベースがＰ型で構成される。そしてＮ
ＰＮトランジスタＴ２は記憶セルＱｚｚ自身であシ、Ｔ
町とＴｇの電流利得の積が１を越える時ＴｌとＴ２のＰ
ＮＰＮがサイリスタとして導通する。従って接合破壊型
のｐ＝ＲｏＭはこのサイリスタ作用によって、所望の情
報を書込む事が出来ない場合が生じる欠点がある。
本発明の目的は前述の如き不良モードを未書き込み状態
すなわち６白紙″状態で未然に特性試験の段階で不良と
してＭｌ）除く事にある。
その目的を達成する為に本発明のＰ−ＲＯＭはユーザー
が使用する正規の固定記憶セルアレイの他に複数行のテ
スト用の記憶セルを設け、そのテスト用記憶セルにテス
ト用として製造段階にて拡散されるパターンを寄生ＰＮ
ＰＮ効来が起こりやすい様な構造とする事によって寄生
ＰＮＰＮの導通の有無を検出し、導通していれば書込不
良が生ずる事を予測してこのチップを不良として取シ除
くものである。
以下本発明の実施例について詳細に説明する。
第５図は本発明の実施例を示す図であシ、ユーザー使用
の正規の記憶セルアレイとは別に２行の行線Ｘｘ’、Ｘ
ｚ’ｌテスト用として設けたものであり、第３図で示し
た様な寄生ＰＮＰＮ効来が起こりやすいパターンを製造
段階で造ル込んだものである。すなわち正規の記憶セル
アレイの行線ＸＩ−Ｘｎの他に更に２列の行線ＸＩ’、
Ｘ２’を増設し、列線はＹｌ−Ｙｍｔ−正規の記憶セル
アレイの列線と共用して２行Ｘｍ列のマトリクスを構成
し、行線Ｘ１′、Ｘｚ’と列線Ｙｔ−Ｙｍとの交点にベ
ースオープンのトランジスタ（以下単にトランジスタと
略記する）及びベース・コレクタ接合ダイオード（以下
ＢＣダイオードと略記）を配列する構成である。
第３図で示す様に寄生ＰＮＰＮ効来が起こる構造は隣接
した列線Ｙｌ、Ｙ２上に書き込み済みの記憶セルと未書
き込みの記憶セル（ペース・オープントランジスタ）が
同一行線上に少なくとも１箇所以上あり１列ａＹｘ、Ｙ
ｚ上に接続されている記憶セルが１箇所以上書き込まれ
た状態全治するパターン構成である。
従って第５図に示す本発明の実施例は第３図の様な寄生
ＰＮＰＮ効来が起こシ得る構成を別に増設した記憶セル
で模疑出きるパターン構成を採って居り、行線Ｘｌ′を
基線として、列線Ｙｌとの交点は完全オープン状態（素
子が無い状態）、列線Ｙ２との交点にはＢＣダイオード
Ｄｌｚ、列線Ｙ３との交点は再び完全オープン状態、列
線Ｙ４との交点には再びＢＣダイオードＤ１４′ｌｒ：
配置し、更に行線Ｘ２’ｆ基線として列線Ｙｌとの交点
にはＢＣダイオードＤ２１１列線Ｙ２との交点にはトラ
ンジスタＱ２２’、列線Ｙ３との交点にはＢＣダイオー
ドＤ２３、列線Ｙ４との交点にはトランジスタＱｚ４’
ｉ各々配置している。第３図に示す様な正規の記憶セル
アレイの書き込みパターンと出きる限９同一構成とする
ならば本来なら、Ｘｌ’　−ＹＸとＸｉ’　−Ｙｓの各
交点にはそれぞれ第３図の正規の記憶セルＱｌｌとＱｌ
ａと同じトランジスタを配置すべきであるが、試験時の
検出効果音上げる為、すなわち行ｄＸｚ’上の０２１と
Ｑ２２′　で構成される冨生ＰＮＰＮｉ通してＤｌｚを
介して流れる矢印の電流路の検出をよくする為に完全な
オープン状態にする必要がある。
更に詳しく説明するならば、奇行線ＸＩ’が選択（接地
）され、行線Ｘ　２　Ｌが非選択状態にある時、列線Ｙ
１から定電流を流し込むと正常ならば、すなわちＢＣダ
イオード１）２１とトランジスタＱ２２′で構成される
寄生）’ＮＰＮのＰＮＰ　トランジスタとＮＰＮトラン
ジスタの電流利得の積が１以下にあって非導通ならば列
線Ｙｌと行線Ｘ１１間には電流路が無い（Ｘｌ’　−Ｙ
ｔの交点は完全オープンの為）ので列線Ｙｚの電位は定
電流器で決まるクランプレベルまで上昇する筈であるが
、上記Ｄ２１とＱ２２′で構成されるＰＮＰトランジス
タとＮＰＮ）ランジスタの電流利得の積が１以上になる
チップの場合は寄生ＰＮＰＮが導通して、ＢＣダイオー
ドＤ１２を通して矢印の電流が流れるので列線Ｙｌの電
位はＤ２１−Ｑ２２’　−Ｄ１２の電流路のインピーダ
ンスで決まる電位にダウンする。すなわち異常な電流路
によって列線Ｙｌから流し込んだ電流のまわル込みが生
じる事から、ユーザーが実際に書き込む為の正規の記憶
セルアレイについても同様の電流まわり込みにより、選
択された所望の記憶セルに書き込のがなされないと言う
書き込み不良が起こる事が予想される。
第５図の本発明の詳細な説明した様にユーザーが使用す
る正規の記憶セルアレイの他に２行のテスト用記憶セル
を増設し、正規の記憶上ルアレイを実際に書き込む時の
記憶セルの寄生Ｐ　Ｎ　Ｐ　Ｎによる異常な電流の壕わ
シ込みによって１９込不良が起こりやすい様な１、込パ
ターンを製造段階でテスト用記憶セルとして用意する事
で、実際に起こり得る書き込み不良を未書き込み状態す
なわち、６白紙”状態で未然に取シ除く事が可能になシ
、書き込み歩留りの良い高品質のＰ　−ＲＯＭ　ｆ、提
供出来る、 又、第６図にはテスト用記憶セルの素子構造要部を示し
て居り、寄生ＰＮＰＮを構成する素子ＢＣダイオードＤ
２１とトランジスタＱ２２′の素子断面図である。寄生
ＰＮＰＮが導通した場合の異常な電流路は矢印で示しで
ある。第５図の素子構造要部に於いてＢＣダイオード１
）２１のＰ領域とトランジスタＱ２２′のＰ領域と共通
コレクタ領域の行ａＸ２’とでラテラルの寄生ＰＮＰ）
ランジスタが構成されている。とのＤ２１とＱ２２′の
Ｐ領域の距離りを正規の記憶セルアレイの記憶セル間の
Ｐ領域とＰ領域の距離よりも短かくする事によりラテラ
ルＰＮＰ　トランジスタの電流利得が犬きくなシ、従っ
て正規の記憶セルアレイよりもテスト用の記憶セルの寄
生ＰＮＰＮ素子が導通しやすくなるので電流捷わり込み
による書き込み不良の検出率すなわち予測寛が艮くなる
。
以上説明した様に本発明は正規の記憶セルアレイを実際
に書き込む時に起こる寄生ＰＮＰＮによる電流まわシ込
みの書き込み不良を未書き込み状態すなわち１白紙”状
態に於いて未然に取り除く事が出き、本発明の効果は甚
大である。
【図面の簡単な説明】
第１図ｔａ）、　（ｂ）はそれぞれ固定記憶セルの構成
を示す回路図であり、第２図（ａＬ（ｂ）はそれぞれ第
１図（ａＬ　（ｂ）の記憶セルに書き込みを行った時の
等何回路を示す図であシ、第３図は寄生Ｐ　Ｎ　Ｐ　Ｎ
作用による電流のまわ９込みを説明する為の回路図、第
４図は第３図の寄生ＰＮＰＮ作用を説明する為の補助等
価回路図、第５図は本発明の実施例を示す回路図、第６
図は本発明の別の実施例を示す素子構造要部を示す図で
ある。 １・・・・・・ダイオード、２・・・・・・ヒユーズ半
３回 猶４−図 寥ぶ劇 卒／瓢

Claims (2)

    【特許請求の範囲】
  1. （１）固定記憶セルのｎ行・ｍ列（ｎ、ｍは正の整数）
    のマトリクス状に配置されたセルアレイと、前記ｎ行及
    びｍ列の各々を選択する手段と、前記ｎ行に対して設け
    られた２行・ｍ列の固定記憶セルアレイを含み、前記ｎ
    行・ｍ列の固定記憶セルアレイを選択する手段とは異な
    る第２の選択する手段によって選択される前記２行・ｍ
    列の固定記憶セルアレイに於いて、少なくとも同一の行
    及び列のそれぞれ隣接する列及び行に於ける固定記憶セ
    ルの論理情報が異なる椋に配置され、第１の論理情報に
    は列にアノードが接続され、行にカソードが接続されて
    いるベース・コレクタ接合ダイオードが配置され、第２
    の＠理情報には、たすきがけの一方が開放状態で。 たすきかけのもう一方の第２の論理情報には列にエミッ
    タが接続され、行にコレクタが接続されているベース開
    放のトランジスタが配置されていることを特徴とするプ
    ログラマブル・リード・オンリー・メモリ。
  2. （２）２行の固定記憶セルアレイの一万の同一行線に於
    いて隣接配置されている前記ベース・コレクタ接合ダイ
    オードとベース開放トランジスタの相互のＰ型領域の物
    理的距離が前記ｎ行×ｍ列の固定記憶セルの相互の２Ｍ
    領域の物理的距離よシも短かくしたことを特徴とする特
    許請求の範凹第（１）項のプログラマブル・リード・オ
    ンリー・メモリ。
JP58203975A 1983-10-31 1983-10-31 プログラマブル・リ−ド・オンリ−・メモリ Granted JPS6095799A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58203975A JPS6095799A (ja) 1983-10-31 1983-10-31 プログラマブル・リ−ド・オンリ−・メモリ
DE8484113053T DE3485385D1 (de) 1983-10-31 1984-10-30 Mit pruefzellen ausgestattetes programmierbares rom-geraet.
EP84113053A EP0140368B1 (en) 1983-10-31 1984-10-30 Programmable read-only memory device provided with test cells
US06/666,515 US4719599A (en) 1983-10-31 1984-10-30 Programmable read-only memory device provided with test cells

Applications Claiming Priority (1)

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JP58203975A JPS6095799A (ja) 1983-10-31 1983-10-31 プログラマブル・リ−ド・オンリ−・メモリ

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Publication Number Publication Date
JPS6095799A true JPS6095799A (ja) 1985-05-29
JPH0156479B2 JPH0156479B2 (ja) 1989-11-30

Family

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Family Applications (1)

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US (1) US4719599A (ja)
EP (1) EP0140368B1 (ja)
JP (1) JPS6095799A (ja)
DE (1) DE3485385D1 (ja)

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