JPS6090425A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6090425A JPS6090425A JP58198584A JP19858483A JPS6090425A JP S6090425 A JPS6090425 A JP S6090425A JP 58198584 A JP58198584 A JP 58198584A JP 19858483 A JP19858483 A JP 19858483A JP S6090425 A JPS6090425 A JP S6090425A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- type
- depletion
- transient noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関°ｒるもので６９、特に１ν１
（Ｊ８アナログスイ、チを用いたザンプル・ホールド回
路（以下Ｓ／１］回路と略す）における過渡雑音を補償
するのに肴効な方法を提供するものである。
（Ｊ８アナログスイ、チを用いたザンプル・ホールド回
路（以下Ｓ／１］回路と略す）における過渡雑音を補償
するのに肴効な方法を提供するものである。
近年、デジタル技術の長足の進歩に伴ない、従来アナロ
グ童として情報処理されていた分野においでもアナログ
・デジタル変換器を用いて、アナログ量全デジタル量に
変換した後、デジタル処理を行う傾向が強まっている。
グ童として情報処理されていた分野においでもアナログ
・デジタル変換器を用いて、アナログ量全デジタル量に
変換した後、デジタル処理を行う傾向が強まっている。
このアナログ・デジタル変換器における変換方法として
は積分形、■列形、逐次比較形等さまざまな方法が採用
されている。これらの方法を採用する基準としては安来
される変換梢反、変換速１屁等から技術的に決定される
のが一般的である。一般に、低速度、高精此に積分形−
２高速度、低精度に並列形、中速度、中精度に逐次近似
形が用いられている。
は積分形、■列形、逐次比較形等さまざまな方法が採用
されている。これらの方法を採用する基準としては安来
される変換梢反、変換速１屁等から技術的に決定される
のが一般的である。一般に、低速度、高精此に積分形−
２高速度、低精度に並列形、中速度、中精度に逐次近似
形が用いられている。
アナログ・デジタル変換器の精度における感度の高い回
路としてＳ／１」回路がある。
路としてＳ／１」回路がある。
例えば第１図の好き回路構成が考えられる。第１図にお
いて入力端子１からアナログ電圧が印加される。Ｍ（Ｊ
Ｓ）ランジスタ５はアナログスイッチとして用いられ制
御、端子３が前記Ｍ（ＪＳ）ランゝジスタ５のゲート電
極に接続されており、 ＭＯ８トランジスタ５がＮ形の
ときは制御端子３に正の電圧會印加すれば＄通ずる。た
のとき、入力端子ｌからアナログ電圧が各賞７に充放電
全行う０次に、制御端子３を負電圧を印加するとＭＵＳ
）ランジスタ５は非導通となり、アナログ電圧は容量に
保持され、出力端子２から出力される。
いて入力端子１からアナログ電圧が印加される。Ｍ（Ｊ
Ｓ）ランジスタ５はアナログスイッチとして用いられ制
御、端子３が前記Ｍ（ＪＳ）ランゝジスタ５のゲート電
極に接続されており、 ＭＯ８トランジスタ５がＮ形の
ときは制御端子３に正の電圧會印加すれば＄通ずる。た
のとき、入力端子ｌからアナログ電圧が各賞７に充放電
全行う０次に、制御端子３を負電圧を印加するとＭＵＳ
）ランジスタ５は非導通となり、アナログ電圧は容量に
保持され、出力端子２から出力される。
第１図の如き回路はＭ（ＪＳトランジスタ５のゲート電
極とソース電極またｔまドレイン電極間に存在する浮遊
容量のため、制御１６号が正から負に変化するときＶＣ
答蚕結合の過渡雑音が生じる。
極とソース電極またｔまドレイン電極間に存在する浮遊
容量のため、制御１６号が正から負に変化するときＶＣ
答蚕結合の過渡雑音が生じる。
この過渡雑音を補償するために従来第１図における桶［
Ｍ（ＪＳトランジスタ６を用いていた・制御端子４は制
御端子３と逆相で駆動ちれるものである。この逆相信号
ｆよ、制御端子３に印加される信号全インバータによっ
て反転すれば容易に実現できるものである。
Ｍ（ＪＳトランジスタ６を用いていた・制御端子４は制
御端子３と逆相で駆動ちれるものである。この逆相信号
ｆよ、制御端子３に印加される信号全インバータによっ
て反転すれば容易に実現できるものである。
第１図における制御信号が正７１Ｓら負へと駕化すると
きの動作を説明する。制御信号が正から負へと変化する
ときＶＣ補償１百号が貝から正へと変化し、Ｍ（１３）
ランジスタ５の過＃：雑音をＭ（ＪＳ）う／ジスタロに
エフ補償するものである。
きの動作を説明する。制御信号が正から負へと変化する
ときＶＣ補償１百号が貝から正へと変化し、Ｍ（１３）
ランジスタ５の過＃：雑音をＭ（ＪＳ）う／ジスタロに
エフ補償するものである。
通常％補償用ＭＵＳ）ランジスタロのゲート面積寸法は
アナログスイッチ用ＭＵＳトランジスタの約半分にする
と補償されることは公知である。
アナログスイッチ用ＭＵＳトランジスタの約半分にする
と補償されることは公知である。
この補償用ＩＶ１０８）ランジスタとアナログスイッチ
用トランジスタの実現方法として、それぞれエンハンス
メント型トランジスタで行うと、仙慣用ＭＯ８トランジ
スタが比較的太さな面Ｓｔｔ必要とする。さらに入力端
子１から出力端子２への信号経路に一接合谷量等が接続
されるため特性劣化の可能性があった。
用トランジスタの実現方法として、それぞれエンハンス
メント型トランジスタで行うと、仙慣用ＭＯ８トランジ
スタが比較的太さな面Ｓｔｔ必要とする。さらに入力端
子１から出力端子２への信号経路に一接合谷量等が接続
されるため特性劣化の可能性があった。
不発明はかかる欠点全改善し、面積全最小とし、接合存
置も少ないアナログスイッチを提供するものである。
置も少ないアナログスイッチを提供するものである。
以下に本発明の芙施例葡間面を用いて詳＋１１１１に説
明する。
明する。
第２図は本発明の実施例の等価回路の説明図である。第
２図は入力端子１１からエンノ・ンスメント形ＭＯＳト
ランジスタ１５をアナログスイッチとし、補償用常時導
通（デプリーション）型Ｍ（ＪＳトランジスタ１６によ
り過渡雑音全補償し、容量１７で保持して出力端子１２
から保持電圧？出力する８７Ｈ回路である。制御端子１
３および１４は互に逆相の１ｄ号で駆動される。
２図は入力端子１１からエンノ・ンスメント形ＭＯＳト
ランジスタ１５をアナログスイッチとし、補償用常時導
通（デプリーション）型Ｍ（ＪＳトランジスタ１６によ
り過渡雑音全補償し、容量１７で保持して出力端子１２
から保持電圧？出力する８７Ｈ回路である。制御端子１
３および１４は互に逆相の１ｄ号で駆動される。
第２図と第１図の相異点は、’１１４１図において、補
償用Ｍ（ＪＳ）ランジスタロがエンハンスメント型とし
そのリース電極とドレインに電極が相互接続されている
のに対し、第２図においてはＭ（ＪＳトランジスタ１６
がデプリーション型とし、ソース電極とドレイン電極が
相互接続されていないことにある。
償用Ｍ（ＪＳ）ランジスタロがエンハンスメント型とし
そのリース電極とドレインに電極が相互接続されている
のに対し、第２図においてはＭ（ＪＳトランジスタ１６
がデプリーション型とし、ソース電極とドレイン電極が
相互接続されていないことにある。
不発明は前記デプリーション型Ｍ（ＪＳ）ランジスタ１
６を補償用として用いることにより面積の小形化が日１
れるとともに、拡散層配線上に前記デプリーションｆｉ
ＭＯｓトランジスタが実現できるため接合ｙｌｋｔや配
線容置４ｔヲ減小させ特性の改善が計れる。
６を補償用として用いることにより面積の小形化が日１
れるとともに、拡散層配線上に前記デプリーションｆｉ
ＭＯｓトランジスタが実現できるため接合ｙｌｋｔや配
線容置４ｔヲ減小させ特性の改善が計れる。
第３図は本発明の実施例の千面已明凶である一巣３図に
おいて、入力端子２１からコンタクト２５ｔ［してエン
ハンスメン）！ＭＯ８）ランジスタに入る。このＭ（Ｊ
Ｓ）ランジスタは制御端子２３よりゲート電極２６の電
位を正とすることにより導通状態となせる。
おいて、入力端子２１からコンタクト２５ｔ［してエン
ハンスメン）！ＭＯ８）ランジスタに入る。このＭ（Ｊ
Ｓ）ランジスタは制御端子２３よりゲート電極２６の電
位を正とすることにより導通状態となせる。
前記エンハンスメント型Ｍ（ＪＳ）ランジスタの出力は
制御端子２４でゲート電極２７全制御するデプリーショ
ン型Ｍ（ＪＳ）ランジスタに接続される。このデプリー
ション型八１（ＪＳ）ランジスタは破線でボしたイオン
注入領域２８を用いてデプリーション型としたものであ
る。デプリーション型Ｍ（ＪＳ）ランジスタの出力はコ
ンタクト２９全を弁して出力端子２２から出力される。
制御端子２４でゲート電極２７全制御するデプリーショ
ン型Ｍ（ＪＳ）ランジスタに接続される。このデプリー
ション型八１（ＪＳ）ランジスタは破線でボしたイオン
注入領域２８を用いてデプリーション型としたものであ
る。デプリーション型Ｍ（ＪＳ）ランジスタの出力はコ
ンタクト２９全を弁して出力端子２２から出力される。
なお第３図においてはＳｌＨ答量装置ボしていないが、
出力端子に接続すれば艮い。
出力端子に接続すれば艮い。
なお不実施例はＮ形ＬｕＩ Ｕ Ｓ ）ランジスタを用
いて説明したが、Ｐ形ＭＵＳトランジスタを使用すると
きは制ｉｂ１＋ ４Ｂ号の極性を逆に用いることで実現
でさることは容易に推定できるものでめり％Ｍ（ＪＳト
ランジスタのＮ形およびＰ形ともに不究明は実施できる
ものである。さらに本究明はＣＭＯ８においても例えば
Ｐウェル円にエンハンスメント型ＭＬ）Ｓトランジスタ
とデプリーション型Ｍ（ＪＳトランジスタが実状できれ
は実施可能である。
いて説明したが、Ｐ形ＭＵＳトランジスタを使用すると
きは制ｉｂ１＋ ４Ｂ号の極性を逆に用いることで実現
でさることは容易に推定できるものでめり％Ｍ（ＪＳト
ランジスタのＮ形およびＰ形ともに不究明は実施できる
ものである。さらに本究明はＣＭＯ８においても例えば
Ｐウェル円にエンハンスメント型ＭＬ）Ｓトランジスタ
とデプリーション型Ｍ（ＪＳトランジスタが実状できれ
は実施可能である。
以上図面金柑いて詳細に１疏明した如く、不発明を用い
れば、ホールド時の過渡組付による誤差のない、接合容
量等を減小した半導体装置が小囲績で容易に実現できる
。
れば、ホールド時の過渡組付による誤差のない、接合容
量等を減小した半導体装置が小囲績で容易に実現できる
。
第１図は従来用いられ−Ｃいるサンプルホールド回路の
等価回路の説明図、第２図は不発明の実施例の等価回路
の説明図％第３図は実施医の平面説明図金それぞれ示す
。 １．１１．２１・・・・・・入力端子％ ２，１２．２
２・・・・・・出力端子、３，４，１３，１４，２３．
２４・・・・・・制御端子、５，６．１５・・・・・・
Ｍ（ＪＳ）ランジスタ、１６・・・・・・デプリーショ
ンＪＭ（ＪＳ）ランジスタ、７，１７・・・・・・容量
、２５・・・・・入力コンタク）、２６．２７・・・・
・・ゲート電極、２８・旧・・イオン注入領域、２９・
・・・・・出力コンタクト。 第１０ 弔２図 第３図
等価回路の説明図、第２図は不発明の実施例の等価回路
の説明図％第３図は実施医の平面説明図金それぞれ示す
。 １．１１．２１・・・・・・入力端子％ ２，１２．２
２・・・・・・出力端子、３，４，１３，１４，２３．
２４・・・・・・制御端子、５，６．１５・・・・・・
Ｍ（ＪＳ）ランジスタ、１６・・・・・・デプリーショ
ンＪＭ（ＪＳ）ランジスタ、７，１７・・・・・・容量
、２５・・・・・入力コンタク）、２６．２７・・・・
・・ゲート電極、２８・旧・・イオン注入領域、２９・
・・・・・出力コンタクト。 第１０ 弔２図 第３図
Claims (1)
- 入力端子と出力端子との間に８１！１および第２のＭＵ
Ｓ）ランジスタ會直列に接続し、該第２のＭＯＳトラン
ジスタのゲート面積を第１のＭ（ＪＳ）ランジスタり約
半分となし、前記第１および第２のＭＯＳトランジスタ
の互のゲート電極全逆相で１駆動し、第２の＋ｖｌ（Ｊ
Ｓ）ランジスタが常時導通型であること全特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198584A JPS6090425A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198584A JPS6090425A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6090425A true JPS6090425A (ja) | 1985-05-21 |
Family
ID=16393602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198584A Pending JPS6090425A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6090425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019731A (en) * | 1988-05-31 | 1991-05-28 | Fujitsu Limited | Analog switch circuit |
-
1983
- 1983-10-24 JP JP58198584A patent/JPS6090425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019731A (en) * | 1988-05-31 | 1991-05-28 | Fujitsu Limited | Analog switch circuit |
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