JPS6068650A - Manufacture of semiconductor device - Google Patents
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Classifications
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に半導体の
主表面に溝を有する高耐圧用の半導体装置の製造方法に
関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a high voltage semiconductor device having a groove in the main surface of the semiconductor.
最近では、比較的高耐圧の半導体装置、例えば整流用の
半導体装置、トランジスタ等を高い歩留シでしかも安価
にするため、半導体の主表面にＰＮ接合に達する溝を形
成することが行なわれている。更に、この溝の表面を低
融点のガラスや酸化膜などによって被覆し、保護するこ
とが行なわれるようになって来た。Recently, in order to produce relatively high voltage semiconductor devices, such as rectifier semiconductor devices and transistors, with a high yield and at low cost, grooves reaching the PN junction have been formed on the main surface of the semiconductor. There is. Furthermore, it has become common practice to cover and protect the surface of this groove with a low melting point glass, oxide film, or the like.
以下、ダイオードを例にして、従来技術を説明する。第
１図は、従来“のダイオードを得るウェハの断面を示す
ものである。Ｎ型シリコンからなる基板（１）の上に、
ＰＮ接合を形成するＰ型の不純物層（２）が形成され、
更に不純物層（２）の上に電極層（３）が形成されてい
る。１！極層（３）の表面は、半導体の主表面を成すが
、これからＰＮ接合に達する溝（４）が、基板（１）の
上に線Ａ−Ａ’間において一つのダイオードを構成する
ように、一定の間隔で複数個形成されている。また、溝
（４）の表面に社、ガラスなどからなる保護膜（５）が
形成されている。基板（１）の裏面には電極層（６）が
形成されている。The conventional technology will be explained below using a diode as an example. Figure 1 shows a cross section of a wafer from which a conventional diode is obtained.On a substrate (1) made of N-type silicon,
A P-type impurity layer (2) forming a PN junction is formed,
Furthermore, an electrode layer (3) is formed on the impurity layer (2). 1! The surface of the pole layer (3) constitutes the main surface of the semiconductor, and the groove (4) from which it reaches the PN junction constitutes one diode between line A-A' on the substrate (1). , a plurality of them are formed at regular intervals. Further, a protective film (5) made of glass or the like is formed on the surface of the groove (4). An electrode layer (6) is formed on the back surface of the substrate (1).
このような構成にあるウェハは、できる限シ多くのチッ
プが得られるように分割することが要求されている。こ
れは、チップの数がダイオードの価格を構成する大きな
要因となっていることによる。特に、中及び小電力用の
半導体装置の価格においては、チップの大きさによって
決定される割合が大きなものとなっている。A wafer having such a configuration is required to be divided into as many chips as possible. This is because the number of chips is a major factor in the price of a diode. In particular, the price of semiconductor devices for medium and low power use is largely determined by the size of the chip.
従って、限られた寸法のウェハ中に通電領域、即ち第１
図に示す電極層（３）をどのように配置するかが重要寿
問題となっている。このために、溝（４）の面積は可能
な限シ狭い方が望ましい。Therefore, in a wafer of limited dimensions there is a current-carrying area, i.e. the first
How to arrange the electrode layer (3) shown in the figure is an important issue of longevity. For this reason, it is desirable that the area of the groove (4) be as narrow as possible.
しかし、過度に溝（４）の幅を狭くすると、第２図に示
すように溝（４）の側面と、主表面とが交叉する部分（
３ａ）が鋭角なため、ここで矢印で示す方策を起こして
、所望の耐圧が得られなくなる０例えば、数百ボルトの
耐圧を得る場合、空乏層は、数１０μｍから１００μｍ
程度にまで伸びる。これに対して溝（４）の幅がこれら
と同程度の場合、たとえ高い誘電率を有する部材によっ
て溝（４）を埋めたとしても、第１図に示す形状にある
限シ、前述の放電を回避することは困難である。However, if the width of the groove (4) is made too narrow, the area where the side surface of the groove (4) intersects with the main surface (
3a) is an acute angle, so if you take the measures shown by the arrows here, you will not be able to obtain the desired breakdown voltage.For example, if you want to obtain a breakdown voltage of several hundred volts, the depletion layer will be from several tens of micrometers to 100 micrometers.
Extends to a certain extent. On the other hand, if the width of the groove (4) is about the same as these, even if the groove (4) is filled with a material having a high dielectric constant, as long as it has the shape shown in Figure 1, the above-mentioned discharge will occur. is difficult to avoid.
このような問題を解決するために、第３図に示す断面構
造を有するウェハが提案されている０しかし、このウェ
ハによると、溝（４）内の線Ａ−Ａ’でウェハを切断し
てチップを得ることになり、ＰＮ接合を被覆し、保護し
ている保験膜（５）が損傷される。従って、溝（４）の
幅は、第１図に示した溝（４）よシも数倍程度の幅にす
る必要が生じ、このため、前述したように多数のチップ
を効率よく得ることが困難となって、メクラ１プ歩留υ
の低下及び信頼性の低下をもたらす不都合がある。In order to solve this problem, a wafer having the cross-sectional structure shown in FIG. A chip will be obtained, and the protective membrane (5) covering and protecting the PN junction will be damaged. Therefore, the width of the groove (4) needs to be several times as wide as the groove (4) shown in FIG. It became difficult and the blind 1pu yield υ
There are disadvantages that result in a decrease in performance and reliability.
本発明は、従来の欠点を除去するためになされたもので
、限られた面積のウェハから効率よく多数のチップを得
ることができる高耐圧用の半導体装置を提供することを
目的とする。本発明は、また信頼性を高めることができ
る構造の溝を半導体の主表面に備えた高耐圧用の半導体
装置を提供することを目的とする。The present invention was made in order to eliminate the drawbacks of the conventional method, and an object of the present invention is to provide a high voltage semiconductor device that can efficiently produce a large number of chips from a wafer with a limited area. Another object of the present invention is to provide a semiconductor device for high breakdown voltage, which has a groove on the main surface of the semiconductor having a structure that can improve reliability.
本発明の半導体装置は、半導体の主表面からＰＮ接合に
達する溝を備えた半導体装置の製造に際し、主表面に耐
エツチング性被膜を形成して部分的に除去した後、残っ
た被膜をマスクとしてエツチングを行なって溝を形、成
し、さらに上記被膜除去後全体を５〜１０μｍ程度エツ
チングするものである。すなわち、これによシ主表面と
溝の側面とが交叉する部分の角を削シ去りた形状にし、
電界が集中することによる放電を効果的に抑制する０
〔発明の実施例〕
以下、本発明の一実施例としてダイオードについて図を
参照しながら詳細に説明する。In the semiconductor device of the present invention, an etching-resistant coating is formed on the main surface and partially removed, and the remaining coating is used as a mask when manufacturing a semiconductor device having a groove reaching a PN junction from the main surface of the semiconductor. Etching is performed to form grooves, and after the film is removed, the entire surface is etched to a depth of about 5 to 10 .mu.m. That is, the corner of the part where the main surface intersects with the side surface of the groove is cut away,
[Embodiment of the Invention] Hereinafter, as an embodiment of the present invention, a diode will be described in detail with reference to the drawings.
第４図は本発明のダイオードを得るためのウェハの断面
図を示したもので、各工程における断面図である。まず
、第４図（ＩＬ）に示すように、基板（７）の上へ順に
不純物層（８）及び酸化膜（９）が形成され、基板（７
）の下面にも酸化膜（１０）が形成される。この場合、
基板（１）は、Ｎ型のシリコンで形成される。FIG. 4 shows a cross-sectional view of a wafer for obtaining a diode of the present invention, and is a cross-sectional view at each step. First, as shown in FIG. 4 (IL), an impurity layer (8) and an oxide film (9) are sequentially formed on the substrate (7).
) is also formed on the lower surface of the oxide film (10). in this case,
The substrate (1) is made of N-type silicon.
また、不純物層（８）は、周知の拡散技術によシボロン
、アルミニウム、ガリウムなどのＰ型不純物を拡散して
形成されたものである。更に、酸化膜（９）及び（１０
）は、以下で述べるように、エツチング処理においてマ
スク効果を有する、例えばシリコン酸化膜であシ、酸化
膜（９）には周知の写真蝕刻技術によシバターンが形成
されている。Further, the impurity layer (8) is formed by diffusing P-type impurities such as cibron, aluminum, and gallium using a well-known diffusion technique. Furthermore, oxide films (9) and (10
) is, for example, a silicon oxide film which has a masking effect in the etching process, as described below, and a shiba pattern is formed on the oxide film (9) by a well-known photolithographic technique.
第４図（ｂ）は、第１図のウエノ・に対してエツチング
処理を行ない、溝（１２）を形成し、酸化膜（９）及び
（１０）を除去したウェハを示す。溝（１２）は、酸化
膜（９）のパターンに対応しているが、このような溝（
１２）は、エツチング処理以外にも、例えばダイサーな
どの機械的な切削によってでも得られる。しかし、一般
的には、硝酸、弗酸を主成分とする混酸によるエツチン
グ処理が用いられ、このためのマスクとしては、前述の
シリコン酸化膜以外にアルミ蒸着膜、７オ■・レジスト
などを用いることもできる。FIG. 4(b) shows a wafer obtained by etching the wafer shown in FIG. 1 to form grooves (12) and remove oxide films (9) and (10). The groove (12) corresponds to the pattern of the oxide film (9);
12) can be obtained not only by etching but also by mechanical cutting using a dicer. However, in general, an etching process using a mixed acid mainly composed of nitric acid and hydrofluoric acid is used, and as a mask for this purpose, in addition to the silicon oxide film mentioned above, an aluminum evaporated film, a 7-ohm resist, etc. are used. You can also do that.
次に、第４図（ｂ）に示すウェハに対して数１０秒から
１公租度（エツチング速度：５〜１０μｍ／分）でのエ
ツチング処理を行なう。これによって、第４図（ｂ）に
示す溝（１２）の側面と主表面とが交叉する部分（８ａ
）は、電界の集中をもたらすような角が除去されて、第
４図（ｃ）で示すように角のない丸みを有する。Next, the wafer shown in FIG. 4(b) is etched for several tens of seconds at a uniformity of 1 (etching speed: 5 to 10 .mu.m/min). As a result, a portion (8a) where the side surface of the groove (12) and the main surface intersect as shown in FIG.
) has a rounded shape with no corners, as shown in FIG. 4(c), with corners that would cause concentration of the electric field removed.
次に、溝（１２）の表面に、例えばガラスから成る保護
膜（１３）を形成し、主表面の上、即ち不純物層（８）
の上及び基板（１）の裏面に電極層（１４）及び（１５
）をそれぞれ形成して、第４図（ｃ）に示すウェハを得
る。このウェハを線Ａ−Ａ’にそって切シ離すと、ダイ
オードを構成するチップが複数個得られる。Next, a protective film (13) made of glass, for example, is formed on the surface of the groove (12), and the protective film (13) is formed on the main surface, that is, the impurity layer (8).
Electrode layers (14) and (15)
) to obtain the wafer shown in FIG. 4(c). When this wafer is cut apart along line AA', a plurality of chips constituting diodes are obtained.
第４図（ｃ）に示すウェハから明らかなように、角を除
去したことによって、放電を発生することなく溝（１２
）の幅を十分狭くすることが可能となシ、しかもチップ
を得るために、ウェハを保護膜（１３）で分割する不都
合もなくなる。この場合、溝（１２ンの幅は、ウェハの
抵抗率によって決定すれば良く、所望の耐圧を容易に得
ることができる。As is clear from the wafer shown in FIG. 4(c), by removing the corners, the grooves (12
) can be made sufficiently narrow, and the inconvenience of dividing the wafer by the protective film (13) in order to obtain chips is also eliminated. In this case, the width of the groove (12) may be determined depending on the resistivity of the wafer, and a desired breakdown voltage can be easily obtained.
ただし、溝（１２）の側面と主表面とが交叉する部分（
８＆）の曲率半径は大きい程、放電に対する耐圧性が良
くなるが、ウェハを過度にエツチングして不純物層（８
）を損傷しないように注意する必豊かある。従って、溝
（１２）の側面と主表面とが交叉する部分（８ａ）での
曲率半径は１５〜２０μｍ程度が好適である。However, the portion where the side surface of the groove (12) intersects with the main surface (
The larger the radius of curvature of the wafer (8 &), the better the voltage resistance against discharge.
) Be careful not to damage the richness. Therefore, the radius of curvature at the portion (8a) where the side surface of the groove (12) intersects with the main surface is preferably about 15 to 20 μm.
なお、実施例としてダイオードを説明したが、本発明は
ダイオードに限定されることなく、サイリスタ、トライ
アック及びトランジスタでも容易に実施できるのは明ら
かであシ、同一の効果が得られるものである。Although diodes have been described as examples, it is obvious that the present invention is not limited to diodes and can be easily implemented with thyristors, triacs, and transistors, and the same effects can be obtained.
以上のように、本発明によれば、半導体の主表面と溝の
側面とが交叉する部分で電界の集中が発生しないように
十分な丸みを持たせたことによって、溝の幅を十分に圧
縮することができ、単位面積当シのウェハから効率よく
多数のチップを得ることができ、溝の表面をガラス等で
被覆して保膜すれば、この溝でウェハを分割する必要も
ないので安定な保護膜が得られ、信頼性の高い高耐圧用
の半導体装置を容易に得ることができる効果がある。As described above, according to the present invention, the width of the groove is sufficiently compressed by providing sufficient roundness to prevent concentration of electric field at the intersection between the main surface of the semiconductor and the side surface of the groove. It is possible to efficiently obtain a large number of chips from a wafer per unit area, and if the surface of the groove is coated with glass etc. to maintain a film, there is no need to divide the wafer at this groove, so it is stable. This has the effect that a protective film with high reliability can be obtained, and a highly reliable high voltage semiconductor device can be easily obtained.
第１図は従来のダイオードを得るウェハの断面図、第２
図は第１図に示す溝で発生した放￥はを示す図、第３図
は従来のダイオードを得るウエノ・の断面図、第４図は
本発明の一実施例である各工程におけるウェハの断面図
である。
（１） 、 （７）・・・・基板、（２） 、 （８）
・・・・不純物層、（３） 、（６） 、 （１４）
、 （１５）・・・・電極層、（４）。
（１２）・・・・溝、（５）、（１３）・・・・保躾膜
、（９）、（１Ｇ）・・・・酸化膜。
代理人 大 岩 増 雄
第１図
第３図
第２図
第４図
（０）
１０ ７Figure 1 is a cross-sectional view of a wafer from which conventional diodes are obtained;
The figure shows the radiation generated in the groove shown in Fig. 1, Fig. 3 is a cross-sectional view of a wafer for obtaining a conventional diode, and Fig. 4 shows the wafer in each process in an embodiment of the present invention. FIG. (1), (7)... board, (2), (8)
...Impurity layer, (3), (6), (14)
, (15)...electrode layer, (4). (12)... Groove, (5), (13)... Maintenance film, (9), (1G)... Oxide film. Agent Masuo Oiwa Figure 1 Figure 3 Figure 2 Figure 4 (0) 10 7
Claims (1)
被膜を形成する工程と、この耐エツチング性被膜を部分
的に除去する工程と、残った耐エツチング性被膜をマス
クとしてエツチング処理を行ない上記半導体基板にＰＮ
接合に達する溝を形成する工程と、耐エツチング性被膜
を除去した後全体を５〜１０μｍ程度エツチングする工
程とを含むことを特徴とする半導体装置の製造方法０A step of forming an etching-resistant film on the main surface of a semiconductor substrate having a PN junction, a step of partially removing this etching-resistant film, and performing an etching process using the remaining etching-resistant film as a mask. PN
A method for manufacturing a semiconductor device 0, characterized in that it includes a step of forming a groove that reaches the bond, and a step of etching the entire surface by about 5 to 10 μm after removing the etching-resistant film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177666A JPS6068650A (en) | 1984-08-27 | 1984-08-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177666A JPS6068650A (en) | 1984-08-27 | 1984-08-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068650A true JPS6068650A (en) | 1985-04-19 |
Family
ID=16034980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177666A Pending JPS6068650A (en) | 1984-08-27 | 1984-08-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068650A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (en) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | Method of forming hole or trench in n-type doped silicon layer or substrate |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
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| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-08-27 JP JP59177666A patent/JPS6068650A/en active Pending
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