JPS6057772B2 - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPS6057772B2 JPS6057772B2 JP15393478A JP15393478A JPS6057772B2 JP S6057772 B2 JPS6057772 B2 JP S6057772B2 JP 15393478 A JP15393478 A JP 15393478A JP 15393478 A JP15393478 A JP 15393478A JP S6057772 B2 JPS6057772 B2 JP S6057772B2
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- JP
- Japan
- Prior art keywords
- terminal
- comparison
- comparator
- voltage
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明はアナログ信号を基準電圧と比較する比較器、
及びこの比較器を用いてアナログ信号をディジタル信号
に変換するアナログ−ディジタル（以下Ａ−Ｄと記す）
変換器に関する。
及びこの比較器を用いてアナログ信号をディジタル信号
に変換するアナログ−ディジタル（以下Ａ−Ｄと記す）
変換器に関する。
映像信号等の高帯域アナログ信号等をディジタル信号
に変換する場合、一般には変換速度の速い並列比較型Ａ
−Ｄ変換器が用いられている。
に変換する場合、一般には変換速度の速い並列比較型Ａ
−Ｄ変換器が用いられている。
第１図に３ビットの場合の並列比較型Ａ−Ｄ変換器の構
成図を示す。図中１０１はアナログ信号入力端子、１０
２〜１０９は基準電圧設定用の抵抗であり、すべて同一
抵抗値で構成され、基準電圧供給端子１３５に加えられ
る基準電圧を分割し分割点ａ−ｇに基準比較電圧Ｖａ−
Ｖｇを設定する。１１０〜１１６は比較器で、各々の入
力にはアナログ信号入力端子１０１に加えられたアナロ
グ入力端子、及び抵抗１０２〜１０９で設定された基準
比較電圧が加えられこれらを比較する。
成図を示す。図中１０１はアナログ信号入力端子、１０
２〜１０９は基準電圧設定用の抵抗であり、すべて同一
抵抗値で構成され、基準電圧供給端子１３５に加えられ
る基準電圧を分割し分割点ａ−ｇに基準比較電圧Ｖａ−
Ｖｇを設定する。１１０〜１１６は比較器で、各々の入
力にはアナログ信号入力端子１０１に加えられたアナロ
グ入力端子、及び抵抗１０２〜１０９で設定された基準
比較電圧が加えられこれらを比較する。
今アナログ信号入力端子１０１に加わる入力信号電圧が
基準比較電圧ＶｃとＶｄとの間にある場合、比較器１１
０〜１１２の出力は’’Ｌ’’、同１１３〜１１６の出
力は’“Ｈ’’となる。この比較器１１０〜１１６の出
力はインバータ１１７〜１２２、アンドゲート１２３〜
１２９で構成される論理回路に入力され、入力信号電圧
に対応するアンドゲートの出力のみを’’Ｈ’’レベル
とする。即ち比較器１１０〜１１６の出力が前述の様な
場合、アンドゲート１２３〜１２９の出力は、アンドゲ
ート１２６のみ゛’Ｈ’’となり他はすべて’’Ｌ’’
となる。 このアンドゲート１２３〜１２９の出力は例
えばダイオードマトリクス回路等の２進変換論理回路１
３０に入力され３ビットの２進数に変換され、ラッチ回
路１３１を通りディジタル出力端子１３２〜１３４に出
力される。 ここで、このようなＡ−Ｄ変換器に用いら
れる比較器として第２図に示すものである。
基準比較電圧ＶｃとＶｄとの間にある場合、比較器１１
０〜１１２の出力は’’Ｌ’’、同１１３〜１１６の出
力は’“Ｈ’’となる。この比較器１１０〜１１６の出
力はインバータ１１７〜１２２、アンドゲート１２３〜
１２９で構成される論理回路に入力され、入力信号電圧
に対応するアンドゲートの出力のみを’’Ｈ’’レベル
とする。即ち比較器１１０〜１１６の出力が前述の様な
場合、アンドゲート１２３〜１２９の出力は、アンドゲ
ート１２６のみ゛’Ｈ’’となり他はすべて’’Ｌ’’
となる。 このアンドゲート１２３〜１２９の出力は例
えばダイオードマトリクス回路等の２進変換論理回路１
３０に入力され３ビットの２進数に変換され、ラッチ回
路１３１を通りディジタル出力端子１３２〜１３４に出
力される。 ここで、このようなＡ−Ｄ変換器に用いら
れる比較器として第２図に示すものである。
３０１、３０２は比較信号入力端子で端子３０２には基
準電圧ＶＲが印加される。
準電圧ＶＲが印加される。
３０３、３０４は比較トランジスタ対、３０５は定電流
回路、３０６は負荷、３０７は出力端子、３０８は正電
圧供給端子、３０９は負電圧供給端子である。
回路、３０６は負荷、３０７は出力端子、３０８は正電
圧供給端子、３０９は負電圧供給端子である。
比較信号入力端子３０１に入力された比較信号は比較ト
ランジスタ対３０３、３０４で端子３ ２の基準電圧Ｖ
Ｒと比較され、出力端子３０７に出力される。以上説明
したように、第２図に示される比較器を用いてｎビット
の並列比較型Ａ−Ｄ変換器を構成する場合にはそれぞれ
独立した２ｎ−１個の比較器を必要とし、ビット数が多
くなると、その数は膨大となり、集積回路化は容易では
ない。また、このように多数個の比較器を集積化する場
合、チップサイズが大きくなり歩留りの低下、あるいは
素子のバラツキによる特性の低下の原因となる。さらに
、消費電力も大きくなる。本発明は上記の問題点に鑑み
てなされたもので、１つの比較器で複数の基準電圧と比
較させるとともに、これを用いることによつて、集積化
が容易なＡ−Ｄ変換器を提供するものであつて、以下図
面とともに本発明を説明する。
ランジスタ対３０３、３０４で端子３ ２の基準電圧Ｖ
Ｒと比較され、出力端子３０７に出力される。以上説明
したように、第２図に示される比較器を用いてｎビット
の並列比較型Ａ−Ｄ変換器を構成する場合にはそれぞれ
独立した２ｎ−１個の比較器を必要とし、ビット数が多
くなると、その数は膨大となり、集積回路化は容易では
ない。また、このように多数個の比較器を集積化する場
合、チップサイズが大きくなり歩留りの低下、あるいは
素子のバラツキによる特性の低下の原因となる。さらに
、消費電力も大きくなる。本発明は上記の問題点に鑑み
てなされたもので、１つの比較器で複数の基準電圧と比
較させるとともに、これを用いることによつて、集積化
が容易なＡ−Ｄ変換器を提供するものであつて、以下図
面とともに本発明を説明する。
第３図は本発明の比較器の一実施例を示す構成図で、差
動トランジスタ対を２段縦続接続した場合を示す。
動トランジスタ対を２段縦続接続した場合を示す。
４０１〜４０４はそれぞれ比較信号入力端子、４０５，
４０６および４０７，４０８はそれぞれ差動構成された
比較トランジスタ対、４０９は定電流回路、４１０〜４
１２は負荷、４１３，４１４は出力端子、４１５は正電
圧供給端子、４１６は負電圧供給端子である。
４０６および４０７，４０８はそれぞれ差動構成された
比較トランジスタ対、４０９は定電流回路、４１０〜４
１２は負荷、４１３，４１４は出力端子、４１５は正電
圧供給端子、４１６は負電圧供給端子である。
端子４０１，４０３には基準電圧ＶＲｌ，ＶＲ３（ＶＲ
ｌくＶＲ３）がそれぞれ印加されており、端子４０２，
４０４には入力端子が印加される。したがつて、比較信
号入力端子４０２の入力信号電圧が端子４０１の基準電
圧よりも低い場合は出力端子４１７は４６Ｖ３レベル、
端子４１３，４１４は共に゜“Ｈ゛レベルとなり、端子
４０２の入力信号電圧が端子４０１の基準電圧よりも高
く、端子４０４の入カー信号電圧が端子４０３の基準電
圧よりも低い場合は出力端子４１７ぱ゛Ｌ゛レベル、端
子４１３は゜゜Ｌ゛レベル端子、４１４は“Ｈ゛レベル
となり、端子４０２の入力信号電圧が端子４０１の基準
電圧よりも高く、端子４０４の入力信号電圧が一端子４
０３の基準電圧よりも高い場合は出力端子４１７は“Ｌ
゛レベル、端子４１３は“゜Ｈ゛レベル、端子４１４は
′６Ｌ″レベルとなる。この第３図に示す比較器を用い
た３ビット並列比較型Ａ−Ｄ変換器の構成例を第４図に
示す。
ｌくＶＲ３）がそれぞれ印加されており、端子４０２，
４０４には入力端子が印加される。したがつて、比較信
号入力端子４０２の入力信号電圧が端子４０１の基準電
圧よりも低い場合は出力端子４１７は４６Ｖ３レベル、
端子４１３，４１４は共に゜“Ｈ゛レベルとなり、端子
４０２の入力信号電圧が端子４０１の基準電圧よりも高
く、端子４０４の入カー信号電圧が端子４０３の基準電
圧よりも低い場合は出力端子４１７ぱ゛Ｌ゛レベル、端
子４１３は゜゜Ｌ゛レベル端子、４１４は“Ｈ゛レベル
となり、端子４０２の入力信号電圧が端子４０１の基準
電圧よりも高く、端子４０４の入力信号電圧が一端子４
０３の基準電圧よりも高い場合は出力端子４１７は“Ｌ
゛レベル、端子４１３は“゜Ｈ゛レベル、端子４１４は
′６Ｌ″レベルとなる。この第３図に示す比較器を用い
た３ビット並列比較型Ａ−Ｄ変換器の構成例を第４図に
示す。
アーナログ信号入力端子５０１に加えられたアナログ入
力信号は比較器５１３〜５１６へ加えられると共にトラ
ンジスタ５０２のベースへ加えられる。トランジスタ５
０２と定電流回路５０３とでレベルシフト回路を構成し
ており、アナログ入力信号をベ−スーエミッタ間電圧（
■）だけレベルシフトして比較器５１３〜５１５へ加え
ている。ここで比較器５１３〜５１６は第３図に示すも
のであつて、アナログ信号入力端子５０１に加わるアナ
ログ入力信号が直接加えられる比較器の入力端子は第３
図で示す入力端子４０４であり、アナログ入力信号がト
ランジスタ５０２、および定電流回路５０３で構成され
るレベルシフト回路を介して加えられる比較器の入力端
子は第３図で示す入力端子４０２である。アナログ入力
信号は基準電圧供給端子５３５に加わる基準電圧および
、抵抗５０４〜５１２での分割点ｈ−ｎに設定される比
較基準電圧■、〜Ｖｎと比較されるが、第３図に示す比
較器の一方の入力端子４０４にはアナログ入力信号が直
接加えられ、入力端子４０２には、アナログ入力信号を
ベ−スーエミッタ間電圧だけレベルシフトした信号が加
えられるので、比較基準電圧Ｖ１〜■。はダイオード５
１２でトランジスタ５０２のベ−スーエミッタ間電圧に
ほぼ等しいダイオード順方向電圧だけレベルシフトし、
ベ−スーエミッタ間電圧だけレベルシフトしたアナログ
入力信号と比較する。つまり、基準比較電圧Ｖｈ−Ｖｊ
は第３図に示す端子４０３に加えられ、Ｖ１〜■。
力信号は比較器５１３〜５１６へ加えられると共にトラ
ンジスタ５０２のベースへ加えられる。トランジスタ５
０２と定電流回路５０３とでレベルシフト回路を構成し
ており、アナログ入力信号をベ−スーエミッタ間電圧（
■）だけレベルシフトして比較器５１３〜５１５へ加え
ている。ここで比較器５１３〜５１６は第３図に示すも
のであつて、アナログ信号入力端子５０１に加わるアナ
ログ入力信号が直接加えられる比較器の入力端子は第３
図で示す入力端子４０４であり、アナログ入力信号がト
ランジスタ５０２、および定電流回路５０３で構成され
るレベルシフト回路を介して加えられる比較器の入力端
子は第３図で示す入力端子４０２である。アナログ入力
信号は基準電圧供給端子５３５に加わる基準電圧および
、抵抗５０４〜５１２での分割点ｈ−ｎに設定される比
較基準電圧■、〜Ｖｎと比較されるが、第３図に示す比
較器の一方の入力端子４０４にはアナログ入力信号が直
接加えられ、入力端子４０２には、アナログ入力信号を
ベ−スーエミッタ間電圧だけレベルシフトした信号が加
えられるので、比較基準電圧Ｖ１〜■。はダイオード５
１２でトランジスタ５０２のベ−スーエミッタ間電圧に
ほぼ等しいダイオード順方向電圧だけレベルシフトし、
ベ−スーエミッタ間電圧だけレベルシフトしたアナログ
入力信号と比較する。つまり、基準比較電圧Ｖｈ−Ｖｊ
は第３図に示す端子４０３に加えられ、Ｖ１〜■。
は端子４０１に加えられ、トランジスタ５０２でレベル
シフトした分はキャンセルされる。ここでアナログ入力
信号および、比較基準電圧をレベルシフトするのは第３
図に示すトランジスタ４０５を飽和させないためである
。比較器５１３〜５１５の出力０−ｑは第３図に示す出
力端子４１４、出力ｓ−ｕは出力端子４１３に相当し、
比較器５１６は１つのレベル比較を行うものである。
シフトした分はキャンセルされる。ここでアナログ入力
信号および、比較基準電圧をレベルシフトするのは第３
図に示すトランジスタ４０５を飽和させないためである
。比較器５１３〜５１５の出力０−ｑは第３図に示す出
力端子４１４、出力ｓ−ｕは出力端子４１３に相当し、
比較器５１６は１つのレベル比較を行うものである。
今、アナログ入力信号を３ビット（イ）〜７）に分割し
、それぞれの入力状態の場合の比較器出力０〜ｕおよび
比較器出力をインバータ５１７〜５２３とアンドゲート
５２４〜５２９で構成される論理回路に入力した場合の
論理回路の出カイ〜トは下表のようになり、アナログ入
力信号に相当する論理回路の出力のみに゜゜Ｈ゛レベル
が出力される。
、それぞれの入力状態の場合の比較器出力０〜ｕおよび
比較器出力をインバータ５１７〜５２３とアンドゲート
５２４〜５２９で構成される論理回路に入力した場合の
論理回路の出カイ〜トは下表のようになり、アナログ入
力信号に相当する論理回路の出力のみに゜゜Ｈ゛レベル
が出力される。
この論理回路の出カイ〜トをダイオードマトリクス等の
２進変換論理回路５３０に加え３ビットの２進数に変換
しラッチ回路５３１を介してディジタル出力端子５３２
〜５３４に出力する。
２進変換論理回路５３０に加え３ビットの２進数に変換
しラッチ回路５３１を介してディジタル出力端子５３２
〜５３４に出力する。
尚、図中５３６は正電圧供給端子、５３７は負電圧供給
端子である。以上説明した様に比較器を第３図に示すよ
うに比較トランジスタ対を縦続接続した構成にし、アナ
ログ入力信号と比較基準電圧との比較を直接、およびレ
ベルシフトした信号とで行ない、この比較器の出力を論
理回路を介して２進符号に変換することにより変換精度
をそこなうことなく並列比較型Ａ−Ｄ変換器が構成でき
る。
端子である。以上説明した様に比較器を第３図に示すよ
うに比較トランジスタ対を縦続接続した構成にし、アナ
ログ入力信号と比較基準電圧との比較を直接、およびレ
ベルシフトした信号とで行ない、この比較器の出力を論
理回路を介して２進符号に変換することにより変換精度
をそこなうことなく並列比較型Ａ−Ｄ変換器が構成でき
る。
尚、第３，４図に於ては比較器を比較トランジスタ対を
２段縦続接続した場合の比較器の構成およびこれを用い
た場合の並列比較型Ａ−Ｄ変換器の構成例を述べたが、
比較トランジスタ対を電源電圧に対して許容できる範囲
で複数段縦続接続した比較器を用いて並列比較型Ａ−Ｄ
変換器を構成出来ることは本発明の説明より明らかであ
る。また、比較器を構成する各トランジスタをＰＮＰ型
トランジスタで構成する場合には基準電圧の大小関係は
本実施例とは逆になることは明瞭である。
２段縦続接続した場合の比較器の構成およびこれを用い
た場合の並列比較型Ａ−Ｄ変換器の構成例を述べたが、
比較トランジスタ対を電源電圧に対して許容できる範囲
で複数段縦続接続した比較器を用いて並列比較型Ａ−Ｄ
変換器を構成出来ることは本発明の説明より明らかであ
る。また、比較器を構成する各トランジスタをＰＮＰ型
トランジスタで構成する場合には基準電圧の大小関係は
本実施例とは逆になることは明瞭である。
以上説明したように差動構成された第１の比較トランジ
スタ対の一方のトランジスタのコレクタに同構成の第２
の比較トランジスタ対を接続した比較器を構成し、また
これを用いてＡ−Ｄ変換器を構成することにより、特性
の劣化をきたすことなしに、構成素子数および消費電流
を減少でき集積回路化が容易となる。
スタ対の一方のトランジスタのコレクタに同構成の第２
の比較トランジスタ対を接続した比較器を構成し、また
これを用いてＡ−Ｄ変換器を構成することにより、特性
の劣化をきたすことなしに、構成素子数および消費電流
を減少でき集積回路化が容易となる。
又集積回路化する場合、チップサイズが小さくなり歩留
りの向上等の効果がある。
りの向上等の効果がある。
第１図は従来の並列比較型Ａ−Ｄ変換器の構成図、第２
図は既に考えられている比較器の構成図、第３図は本発
明の並列比較型Ａ−Ｄ変換器に用いる比較器の一実施例
を示す構成図、第４図は本発明の並列比較型Ａ−Ｄ変換
器の一実施例を示す構成図である。 ４０１，４０３・・・・・・基準電圧印加端子、４０２
，４０４，５０１・・・・・入力信号印加端子、４０５
〜４０８，５０２・・・・・・トランジスタ、４０９，
５０３・・・・・・定電流源、４１０〜４１２・・・・
・・負荷、４１３，４１４，４１５，４１４・・・・・
・出力端子、４１５，４１６・・・・・・電源電圧供給
端子、５０４〜５１１・・・・・・基準電圧設定用抵抗
、５１２・・・・・ルベルシフト用ダイオード、５１３
〜５１６・・・・・・比較器、５１７〜５２３・・・・
・・インバータ、５２４〜５２９・・・・・・アンドゲ
ート、５３０・・・・・・２進変換論理回路、５３１・
・・・・ラッチ回路、５３２，５３４・・・・・ディジ
タル出力端子。
図は既に考えられている比較器の構成図、第３図は本発
明の並列比較型Ａ−Ｄ変換器に用いる比較器の一実施例
を示す構成図、第４図は本発明の並列比較型Ａ−Ｄ変換
器の一実施例を示す構成図である。 ４０１，４０３・・・・・・基準電圧印加端子、４０２
，４０４，５０１・・・・・入力信号印加端子、４０５
〜４０８，５０２・・・・・・トランジスタ、４０９，
５０３・・・・・・定電流源、４１０〜４１２・・・・
・・負荷、４１３，４１４，４１５，４１４・・・・・
・出力端子、４１５，４１６・・・・・・電源電圧供給
端子、５０４〜５１１・・・・・・基準電圧設定用抵抗
、５１２・・・・・ルベルシフト用ダイオード、５１３
〜５１６・・・・・・比較器、５１７〜５２３・・・・
・・インバータ、５２４〜５２９・・・・・・アンドゲ
ート、５３０・・・・・・２進変換論理回路、５３１・
・・・・ラッチ回路、５３２，５３４・・・・・ディジ
タル出力端子。
Claims (1)
- １ アナログ入力信号と基準電圧が入力端子に印加され
、一方のコレクタが次段の共通エミッタに接続される複
数段縦続接続された差動トランジスタ対により構成され
る比較器と、前記アナログ入力信号と基準電圧を電圧シ
フトする複数のレベルシフト回路と、前記レベルシフト
回路により電位シフトされ複数のレベルを有する前記ア
ナログ入力信号と基準電圧を対応する前記複数段縦続接
続された差動トランジスタ対に印加する手段と前記比較
器の出力を論理回路により２進符号に変換する手段を有
することを特徴とするＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15393478A JPS6057772B2 (ja) | 1978-12-12 | 1978-12-12 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15393478A JPS6057772B2 (ja) | 1978-12-12 | 1978-12-12 | Ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5579529A JPS5579529A (en) | 1980-06-16 |
| JPS6057772B2 true JPS6057772B2 (ja) | 1985-12-17 |
Family
ID=15573264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15393478A Expired JPS6057772B2 (ja) | 1978-12-12 | 1978-12-12 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057772B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886846U (ja) * | 1981-12-09 | 1983-06-13 | 酒井 友治 | 温熱畳 |
-
1978
- 1978-12-12 JP JP15393478A patent/JPS6057772B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5579529A (en) | 1980-06-16 |
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