JPS6056310B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6056310B2 JPS6056310B2 JP50071242A JP7124275A JPS6056310B2 JP S6056310 B2 JPS6056310 B2 JP S6056310B2 JP 50071242 A JP50071242 A JP 50071242A JP 7124275 A JP7124275 A JP 7124275A JP S6056310 B2 JPS6056310 B2 JP S6056310B2
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- JP
- Japan
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- well
- diode
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にサイリスタ効果の発生を防
止したＣＭＩＳ−ＩＣに関する。
止したＣＭＩＳ−ＩＣに関する。
ＣＭＩＳ−ＩＣ（相補型の金属絶縁物半導体素子から
なる集積回路）、特に第１図に示す如きＣＭＩＳインバ
ータは論理回路等に広く使用されつつある。第２図はこ
のＣＭＩＳインバータの等価回路を示し、これらの図に
示すようにこのインバータはＮ−型半導体基板１に形成
されたＰチャンネル型 の電界効果トランジスタ（ＦＥ
Ｔ）Ｑ、と、基板１に作つたＰ−型ウェル２に形成した
ＮチャンネルＦＥＴＱ。とを直列に接続し（Ｐ、Ｎ伝導
型は勿論この逆でもよい）、ゲート電極Ｇ、、Ｇ。は共
通に入力端子Ｖ、に接続し、互に接続したドレイン電極
Ｄｐ、ＤＮは出力端子Ｖ。へ接続し、ＦＥＴＱ、、Ｑ。
のソース電極５、、ＳＮは電源端子ＶＤＤ、Ｖ、、へそ
れぞれ接続してなる。またこのＣＭＩＳインバータでは
ゲート電極に正または負の過大な電圧が印加したときそ
の電極と基板との間の絶縁膜、通常は酸化膜、が絶縁破
壊を生じることがないように、保護ダイオードＤ、、Ｄ
２を入力端子Ｖ、と電源端子ＶＤＤ、Ｖ、、間に接続し
ている。ＧＲはＰ−型ウェル２の周縁に形成されたＰ１
塁領域で、ガードリンクの機能を持つ。 保護ダイオー
ドＤ、、Ｄ。
なる集積回路）、特に第１図に示す如きＣＭＩＳインバ
ータは論理回路等に広く使用されつつある。第２図はこ
のＣＭＩＳインバータの等価回路を示し、これらの図に
示すようにこのインバータはＮ−型半導体基板１に形成
されたＰチャンネル型 の電界効果トランジスタ（ＦＥ
Ｔ）Ｑ、と、基板１に作つたＰ−型ウェル２に形成した
ＮチャンネルＦＥＴＱ。とを直列に接続し（Ｐ、Ｎ伝導
型は勿論この逆でもよい）、ゲート電極Ｇ、、Ｇ。は共
通に入力端子Ｖ、に接続し、互に接続したドレイン電極
Ｄｐ、ＤＮは出力端子Ｖ。へ接続し、ＦＥＴＱ、、Ｑ。
のソース電極５、、ＳＮは電源端子ＶＤＤ、Ｖ、、へそ
れぞれ接続してなる。またこのＣＭＩＳインバータでは
ゲート電極に正または負の過大な電圧が印加したときそ
の電極と基板との間の絶縁膜、通常は酸化膜、が絶縁破
壊を生じることがないように、保護ダイオードＤ、、Ｄ
２を入力端子Ｖ、と電源端子ＶＤＤ、Ｖ、、間に接続し
ている。ＧＲはＰ−型ウェル２の周縁に形成されたＰ１
塁領域で、ガードリンクの機能を持つ。 保護ダイオー
ドＤ、、Ｄ。
の作用は、次の如くである。今人力端子に加わる入力電
圧Ｖ１（簡単化のため、端子その電圧には同じ符号を用
いる）が過大になつて、電源端子ＶＤＤよりダイオード
順方・向電圧（約Ｏ、７Ｖ）以上大になるとダイオード
Ｄ、は導通し、入力端子Ｖｉを電源端子ＶＤＤへクラン
プする。この結果入力端子の電位は制限されて過大にな
ることはなく、ＰチャンネルＦＥＴＱ１のゲート電極と
半導体基板との間の酸化膜が絶縁破壊するのは回避でき
る。逆に入力端子Ｖｉの電圧が電源Ｖｓｓよりダイオー
ド順方向電圧以上下降するとダイオードＤ２が導通し、
入力端子Ｖｉを電源端子■Ｓｓへクランプする。この結
果入力端子が負に大きく振れた場合もＮチャンネルＦＥ
ＴＱ２のゲート酸化は保護される。これらの保護ダイオ
ードは、入力端子■ｉが信号電圧により正、負に大きく
振れた場合だけでなく、各端子に電圧が印加されないア
イドリング状態のとき静電的に正、負の過大な電圧が入
力端子■ｉ等に印加された場合も、同様に導通してゲー
ト酸化膜の保護を行なう。
圧Ｖ１（簡単化のため、端子その電圧には同じ符号を用
いる）が過大になつて、電源端子ＶＤＤよりダイオード
順方・向電圧（約Ｏ、７Ｖ）以上大になるとダイオード
Ｄ、は導通し、入力端子Ｖｉを電源端子ＶＤＤへクラン
プする。この結果入力端子の電位は制限されて過大にな
ることはなく、ＰチャンネルＦＥＴＱ１のゲート電極と
半導体基板との間の酸化膜が絶縁破壊するのは回避でき
る。逆に入力端子Ｖｉの電圧が電源Ｖｓｓよりダイオー
ド順方向電圧以上下降するとダイオードＤ２が導通し、
入力端子Ｖｉを電源端子■Ｓｓへクランプする。この結
果入力端子が負に大きく振れた場合もＮチャンネルＦＥ
ＴＱ２のゲート酸化は保護される。これらの保護ダイオ
ードは、入力端子■ｉが信号電圧により正、負に大きく
振れた場合だけでなく、各端子に電圧が印加されないア
イドリング状態のとき静電的に正、負の過大な電圧が入
力端子■ｉ等に印加された場合も、同様に導通してゲー
ト酸化膜の保護を行なう。
ダイオードＤｌ，Ｄ２は第１図に示すようにＮ一型基板
１、Ｐ−ウェル２にＰ＋，Ｎ＋型領域６，４を作り、こ
れら入力端子■ｌへ接続するとにより構成されるが、こ
のダイオードＤ２がＰ一型ウェル２に形成されていると
次のような問題が生じる。
１、Ｐ−ウェル２にＰ＋，Ｎ＋型領域６，４を作り、こ
れら入力端子■ｌへ接続するとにより構成されるが、こ
のダイオードＤ２がＰ一型ウェル２に形成されていると
次のような問題が生じる。
即ち、入力電圧Ｖｌが■５−０．７Ｖ以下に下るとダイ
オードＤ２オンになり、電源端子Ｖｓｓが接続されたＰ
＋型領域３からダイオードＤ２を構成するＮ＋型領域４
へＰ一型ウェル２を通つて流１Ｂ１が流れる。この電流
１Ｂ１はダイオードＤ２のＮ＋型領域４とＰ一型ウェル
２と、Ｎ一型基板１とが構成するＮＰＮトランジスタの
ベース電流となり、この結果基板コンタクト用のＮ＋型
領域５からコレクタ電流１Ｃ１が流れ出す。この電流１
Ｃ１は不純物濃度が低くて比較的抵抗が高い基板１中を
流れるから該基板中に電位差を生じ、ＦＥＴＱｌのＰ＋
型ソース領域Ｓｐはその周囲の基板電位より正になり、
これがダイオード順方向電以上になるこの領域Ｓ２基板
１で構成するダイオードはオンになつて該領域Ｓｐから
電流１Ｂ２が流れ出す。これはＰ＋型ソース領域Ｓｐ，
．Ｎ一型基板１、Ｐ一型ウェル２が構成するラテフルＮ
ＰＮトランジスタのベース流となり、Ｐ＋ソース領域Ｓ
ｐからこのラデラＰＮＰトランジスタのコレクタ電流１
Ｃ２も流れ出し、結局電源端子ＶＤＤから基板１、Ｐ一
型ウェル２を通つて電源端子ｖぉへ大きな短絡電流し，
が流れることになる。第４図は以上の動作を説明する回
路図で、Ｔ１は上記のＮＰＮトランジスタ、Ｔ２は上記
のラテラルＰＮＰトランジスタ、ｒは基板１の抵抗であ
。
オードＤ２オンになり、電源端子Ｖｓｓが接続されたＰ
＋型領域３からダイオードＤ２を構成するＮ＋型領域４
へＰ一型ウェル２を通つて流１Ｂ１が流れる。この電流
１Ｂ１はダイオードＤ２のＮ＋型領域４とＰ一型ウェル
２と、Ｎ一型基板１とが構成するＮＰＮトランジスタの
ベース電流となり、この結果基板コンタクト用のＮ＋型
領域５からコレクタ電流１Ｃ１が流れ出す。この電流１
Ｃ１は不純物濃度が低くて比較的抵抗が高い基板１中を
流れるから該基板中に電位差を生じ、ＦＥＴＱｌのＰ＋
型ソース領域Ｓｐはその周囲の基板電位より正になり、
これがダイオード順方向電以上になるこの領域Ｓ２基板
１で構成するダイオードはオンになつて該領域Ｓｐから
電流１Ｂ２が流れ出す。これはＰ＋型ソース領域Ｓｐ，
．Ｎ一型基板１、Ｐ一型ウェル２が構成するラテフルＮ
ＰＮトランジスタのベース流となり、Ｐ＋ソース領域Ｓ
ｐからこのラデラＰＮＰトランジスタのコレクタ電流１
Ｃ２も流れ出し、結局電源端子ＶＤＤから基板１、Ｐ一
型ウェル２を通つて電源端子ｖぉへ大きな短絡電流し，
が流れることになる。第４図は以上の動作を説明する回
路図で、Ｔ１は上記のＮＰＮトランジスタ、Ｔ２は上記
のラテラルＰＮＰトランジスタ、ｒは基板１の抵抗であ
。
この回路はサイリスタ（ＳＣＲ）の等価回路に外ならず
、従つて第１図のような構造のＣＭＩＳインバータでは
入力電圧Ｖｉが■Ｓｓ−０．７Ｖ以下に下るときＳＣＲ
効果が生じて破壊される恐れがあることが判る。本発明
はか）る点を改善しようとするものであつて、の特徴と
する所は一伝導型の半導体基板に反対伝導型に反対伝導
型のウェルを作り、これらの基板およびウェルにＰチャ
ンネルおよびＮチャンネル各電界効果トランジスタをそ
れぞれ形成”し、これらのトランジスタを直列に接続し
て、両トランジスタのソース領域とゲート電極間にそれ
ぞれ保護ダイオード挿入してなるＣＭＩＳ型の半導体装
置において、該基板に対するコンタクト領域を該ウェル
に近接Ｖて設けて電源線に直接接続し、該基板に形成さ
れる前記トランジスタと該ウェルとの間に該コンタクト
領域が位置するようにして、寄生トランジスタ作用によ
る該ウェル内への電流を該コンタクト領域から供給する
ようにした点にある。
、従つて第１図のような構造のＣＭＩＳインバータでは
入力電圧Ｖｉが■Ｓｓ−０．７Ｖ以下に下るときＳＣＲ
効果が生じて破壊される恐れがあることが判る。本発明
はか）る点を改善しようとするものであつて、の特徴と
する所は一伝導型の半導体基板に反対伝導型に反対伝導
型のウェルを作り、これらの基板およびウェルにＰチャ
ンネルおよびＮチャンネル各電界効果トランジスタをそ
れぞれ形成”し、これらのトランジスタを直列に接続し
て、両トランジスタのソース領域とゲート電極間にそれ
ぞれ保護ダイオード挿入してなるＣＭＩＳ型の半導体装
置において、該基板に対するコンタクト領域を該ウェル
に近接Ｖて設けて電源線に直接接続し、該基板に形成さ
れる前記トランジスタと該ウェルとの間に該コンタクト
領域が位置するようにして、寄生トランジスタ作用によ
る該ウェル内への電流を該コンタクト領域から供給する
ようにした点にある。
次に図面を参照しながらこれを詳細”に説明する。再び
第１図を参照するに、ＳＣＲ効果が生じるのは第１には
ベース電流１Ｂ１が流れることに起因し、また第２には
ベース電流１８２が流れることによる。
第１図を参照するに、ＳＣＲ効果が生じるのは第１には
ベース電流１Ｂ１が流れることに起因し、また第２には
ベース電流１８２が流れることによる。
従つてこれらのベース電流が流れるのを阻止する手段を
とればＳＣＲ効果の発生を防止するとができる。前者に
ついては本発明者が別途提案し、従つて本発明は後者を
提案するものである。トランジスタＱ１のソース領域Ｓ
ｐから基板１へベース電流■Ｂ２が流出するのは、前述
のように該領域Ｓ，から見てウェル２とは逆の側にある
Ｎ＋型コンタクト領域５よりウェル２に向かつてコレク
タ電流１０１が流れ、この電流し，によりＮ一型基板１
に電圧降下が生じ、電源電圧ＶＤＤが印加されるソース
領域Ｓｐが基板１より正電位になり、ソース領域Ｓｐと
基板１とが構成するダイオードが順にバイアスｇれるこ
とに起因する。こで第１図に点線５″で示すように基板
１のコンタクト領域５をウェル２に近接して設け、基板
１に形成れるトランジスタＱ１ウェル２との間にコンタ
クト領域５゛があるようにすると、たとえ前述の理由で
コンタククト領域５″からコレクタ電流１０１が流れて
もその電流はトランジスタＱ１形成部分の基板１を通る
ことはないから、該基板部分に電圧降下を生じることは
なく、従つてトランジスタＱ１のソース領域Ｓｐからベ
ース電流１Ｂ２が流出することはない。ウェル２におけ
る、保護ダイオードＤ２の一方を構成する領域４、ウェ
ル２、基板１からなるトランジスタＴ１ではベース電流
１Ｂ１およびコレクタ電流１０１が流れることになるが
、これらの電流はサイリスタ効果により電流■ＤＯ，■
，ｓを短絡する状態にする電流１０２に比べれば非常に
弱く、ＣＭＩＳインバータを破壊するようなことはない
。第３図は応用例を示し、ＣＭＩＳインバータのゲート
電極電源端子■，，との間の保護ダイオードＤ２と並列
にこのダイオードＤ２より順方向電圧降下の小さなショ
ットキバリヤダイオード又はゲルマニウムダイオードＤ
３を接続し、電源端子■，，出力端子ＶＯとの間にもシ
ョットキバリヤダイオード又はゲルマニウムダイオード
Ｄ４を接続し、更にゲート電極と入力端子Ｖｉとの間に
負帰還用の抵抗（１ＫΩ程度）Ｒを挿入している。
とればＳＣＲ効果の発生を防止するとができる。前者に
ついては本発明者が別途提案し、従つて本発明は後者を
提案するものである。トランジスタＱ１のソース領域Ｓ
ｐから基板１へベース電流■Ｂ２が流出するのは、前述
のように該領域Ｓ，から見てウェル２とは逆の側にある
Ｎ＋型コンタクト領域５よりウェル２に向かつてコレク
タ電流１０１が流れ、この電流し，によりＮ一型基板１
に電圧降下が生じ、電源電圧ＶＤＤが印加されるソース
領域Ｓｐが基板１より正電位になり、ソース領域Ｓｐと
基板１とが構成するダイオードが順にバイアスｇれるこ
とに起因する。こで第１図に点線５″で示すように基板
１のコンタクト領域５をウェル２に近接して設け、基板
１に形成れるトランジスタＱ１ウェル２との間にコンタ
クト領域５゛があるようにすると、たとえ前述の理由で
コンタククト領域５″からコレクタ電流１０１が流れて
もその電流はトランジスタＱ１形成部分の基板１を通る
ことはないから、該基板部分に電圧降下を生じることは
なく、従つてトランジスタＱ１のソース領域Ｓｐからベ
ース電流１Ｂ２が流出することはない。ウェル２におけ
る、保護ダイオードＤ２の一方を構成する領域４、ウェ
ル２、基板１からなるトランジスタＴ１ではベース電流
１Ｂ１およびコレクタ電流１０１が流れることになるが
、これらの電流はサイリスタ効果により電流■ＤＯ，■
，ｓを短絡する状態にする電流１０２に比べれば非常に
弱く、ＣＭＩＳインバータを破壊するようなことはない
。第３図は応用例を示し、ＣＭＩＳインバータのゲート
電極電源端子■，，との間の保護ダイオードＤ２と並列
にこのダイオードＤ２より順方向電圧降下の小さなショ
ットキバリヤダイオード又はゲルマニウムダイオードＤ
３を接続し、電源端子■，，出力端子ＶＯとの間にもシ
ョットキバリヤダイオード又はゲルマニウムダイオード
Ｄ４を接続し、更にゲート電極と入力端子Ｖｉとの間に
負帰還用の抵抗（１ＫΩ程度）Ｒを挿入している。
これらのダイオードＤ３，Ｄ４はアルミニウムを蒸着し
て電極配線を行なうとき比較的低下不純物濃度の領域に
接触させることにより、簡単に同時に形成することがて
き、抵抗Ｒも周知のように基板１の適所への不純物拡散
などにより簡単に構成できる。このようにすると次の如
き理由でＳＣＲ効果の発生を更に確実に阻止することが
できる。即ちダイオードＤ３があると、通常のＰＮ接合
ダイオードＤ２の順方向電圧降下は約０．７Ｖであり、
ショットキバリヤダイオードＤ３の順方向電圧降下は０
．４Ｖ程度であるから、入力電圧が電源電圧■Ｓｓより
負になつたき、■ｓ−Ｄ３−Ｒ−Ｖｊの経路で電流が．
流れ、ダイオードＤ２は通らない。これは第１図．で言
えばベース電流１Ｂ１が流れないということであり、第
４図の等価回路で言えばトランジスタＴ１が形成されな
いということである。従つてサイリスタ効果の発生が阻
止される。ベース電流１Ｂ１は第１図の回路から明らか
なように出力電圧ＶＯが異常に低下して電源電圧Ｖ！，
Ｓ以下になつたときも３−２−ＤＮの経路で流れる可能
性がある。
て電極配線を行なうとき比較的低下不純物濃度の領域に
接触させることにより、簡単に同時に形成することがて
き、抵抗Ｒも周知のように基板１の適所への不純物拡散
などにより簡単に構成できる。このようにすると次の如
き理由でＳＣＲ効果の発生を更に確実に阻止することが
できる。即ちダイオードＤ３があると、通常のＰＮ接合
ダイオードＤ２の順方向電圧降下は約０．７Ｖであり、
ショットキバリヤダイオードＤ３の順方向電圧降下は０
．４Ｖ程度であるから、入力電圧が電源電圧■Ｓｓより
負になつたき、■ｓ−Ｄ３−Ｒ−Ｖｊの経路で電流が．
流れ、ダイオードＤ２は通らない。これは第１図．で言
えばベース電流１Ｂ１が流れないということであり、第
４図の等価回路で言えばトランジスタＴ１が形成されな
いということである。従つてサイリスタ効果の発生が阻
止される。ベース電流１Ｂ１は第１図の回路から明らか
なように出力電圧ＶＯが異常に低下して電源電圧Ｖ！，
Ｓ以下になつたときも３−２−ＤＮの経路で流れる可能
性がある。
このような事は通常は生じないが、寄生容量などにより
入力電圧Ｖｉ側へ大きく引きずられた場合などに発生す
る。このような場』合でもショットキバリヤダイオード
Ｄ４があると出力端子ＶＯは電源端子Ｖ９へ０．４Ｖの
差でクランプされるので３−２−ＤＮの経路を通つてベ
ース電流１Ｂ１が流れるようなことはなく、ＳＣＲ効果
の発生を阻止できる。更に入力側に負帰還抵抗Ｒを挿入
すると、これは第４図の等価回路から明らかなようにベ
ース電流１Ｂ１制限する効果を持ち、トランジスタＴ１
の生成を阻止する。
入力電圧Ｖｉ側へ大きく引きずられた場合などに発生す
る。このような場』合でもショットキバリヤダイオード
Ｄ４があると出力端子ＶＯは電源端子Ｖ９へ０．４Ｖの
差でクランプされるので３−２−ＤＮの経路を通つてベ
ース電流１Ｂ１が流れるようなことはなく、ＳＣＲ効果
の発生を阻止できる。更に入力側に負帰還抵抗Ｒを挿入
すると、これは第４図の等価回路から明らかなようにベ
ース電流１Ｂ１制限する効果を持ち、トランジスタＴ１
の生成を阻止する。
これらの手段、即ちコンタクト領域５の位置変更、ダイ
オードＤ３，Ｄ４の接続、抵抗Ｒの挿入は併用すると、
効果が一層著しくなる。以上詳細に説明したように本発
明によれば比較的簡単な手段でＣＭＩＳ−１Ｃのサイリ
スタ効果発生阻止でき実施面での効果が大きい。
オードＤ３，Ｄ４の接続、抵抗Ｒの挿入は併用すると、
効果が一層著しくなる。以上詳細に説明したように本発
明によれば比較的簡単な手段でＣＭＩＳ−１Ｃのサイリ
スタ効果発生阻止でき実施面での効果が大きい。
第１図は本発明の実施例を示す断面図、第２図は従来の
ＣＭＩＳインバータの回路図、第３図は本発明の応用例
を説明する回路図、第４図ＳＣＲ効果を説明する回路図
である。 図面で１は半導体基板、２はウェル、Ｑｌ，Ｑ２はＰチ
ャンネル、Ｎチャンネル各ＦＥＴｌ５，５″は基板に対
するコンタクト領域である。
ＣＭＩＳインバータの回路図、第３図は本発明の応用例
を説明する回路図、第４図ＳＣＲ効果を説明する回路図
である。 図面で１は半導体基板、２はウェル、Ｑｌ，Ｑ２はＰチ
ャンネル、Ｎチャンネル各ＦＥＴｌ５，５″は基板に対
するコンタクト領域である。
Claims (1)
- １ 一伝導型の半導体基板に反対伝導型のウェルを作り
、これらの基板およびウェルにＰチャンネルおよびＮチ
ャンネル各電界効果トランジスタとそれぞれ形成し、こ
れらのトランジスタを直列に接続して、両トランジスタ
のソース領域とゲート電極間にそれぞれ保護ダイオード
を挿入してなるＣＭＩＳ型の半導体装置において、該基
板に対するコンタクト領域を該ウェルに近接して設けて
電源線に直接接続し、該基板に形成される前記トランジ
スタ該ウェルとの間に該コンタクト領域が位置するよう
にして、寄生トランジスタ作用による該ウェル内への電
流を該コンタクト領域から供給するようにしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071242A JPS6056310B2 (ja) | 1975-06-12 | 1975-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071242A JPS6056310B2 (ja) | 1975-06-12 | 1975-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51147187A JPS51147187A (en) | 1976-12-17 |
| JPS6056310B2 true JPS6056310B2 (ja) | 1985-12-09 |
Family
ID=13455023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071242A Expired JPS6056310B2 (ja) | 1975-06-12 | 1975-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6056310B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191371A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型ｍｏｓ電界効果装置 |
-
1975
- 1975-06-12 JP JP50071242A patent/JPS6056310B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| RCA ELECTRONIC COMPONENTS DIGITAL INTEGRATED CIRCUITS APPLICATION NOTE=1970 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51147187A (en) | 1976-12-17 |
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