JPS605492A - 半導体メモリ装置のアドレスバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は半畳体メモリ装置のアドレスバッファ回路に
関するものである。

〔発明の背景〕

半導体メモリ装置に用いられるアドレスバッファ回路は
、従来一般的には次の２つの方法かある。

（リ　アドレス入力端子からバッファ用ケート回路を介
してアドレステコーダＩＯＪ路に埃続する。

（２）　アドレス入力端子にバッファ用うッナ）り路を
備え、アト゛レス信号のラッチ回路取り込み用トリガ信
号は外部７ハもの入力端子を備え、外部からのトリ力信
＋５を入力してアドレス信号をランチ回路に取り込み、
そのラッチ回路の出力端子をデコーダ回路に恢絖してい
た。

（りの方法は谷アドレス人力（、ｉ号がデコーダまで直
接法わるため、アドレス人力信号の位相走及びフィバに
よりメモリ１に報の破壊及び１１動作を起こし易い。

（２）の方法は、入力端子が１本増える。又、ラッチ回
路用のアドレス信号と、ラッチ回路トリガ信号との位相
付せが必要となる。

〔発明の目的〕

この＠明の目的は前記の如き従来の問題点を除去し、入
力信号の位相差及びノイズの影響を外部信号端子を増や
さち゛いで゛除去できるという効果を廟する半尋体メモ
リｇ直のアドレスバッファ回路を提供することにある。

〔発明の概要〕

本発明の特徴とするところは、アドレス入力／Ｎｌソフ
ァ内の各アドレス信号端子毎に、アドレス入力信号の文
士り、立下り変化点を慣用してパルス信号を発生させ、
この各アドレス入力媒子毎に発生させたパルス信号を論
理的にＯＲを取り、１本のパルス信号にしほり、この１
本の信号により谷アドレス入力端子毎に設けたラッチ回
路の共通ランチ＠号として用い、アドレス入力信号が変
化した場合のアドレス情報を各ラッチ回路に取り込むよ
うに構成されている。各アドレス端子毎に発生させたパ
ルス信号を論理的に０１もを取っているためアドレス人
カイｈ号に位相差がある場合でもう゛ノチ回路の共通ラ
ッチ信号としてイイ効となるパルス信号はアドレス入力
信号心１４相の一査遅い回路で発生させたパルス（ｆｉ
号となり、アドレス人力信号位相差はアドレスラッチ回
路以降には１バわらない。

〔発明の笑り例〕

次に不発ツ」の実励例につき図面を用い一〇詳細に説明
する。

第１図は閣単化のためアトし・１４本（１６ビツト）に
ついて示しである。

回路群７の入力鮎子は、バッファ回路１０入力端イに嵌
絖されており、バッファ回路１の正の出力端子は一致回
路（入力端子２本の一致がとれた場合出力夕６レベル、
不一致の場合は出力１氏しベル）３の１人力／Ｘ：″１
子に＋Ｐ　Ｍ＆され、他の入力端子は、遅ダ也回路２の
出力端子に接続され、ざらに遅佛回路２０入力端子はバ
ッファ回路１の負の出力部；子に接続されている。さら
に回路群７の出力端子は、一致回路３の出力外１子が俵
禮されている。

このように構成された回路群７はアドレス入力端子毎に
用意され、ＡＯアドレス入力端子１７は第１の回路群７
０入力端子に接続、Ａｌアドレス入力端子１８は第２の
回路群７０入力端子に＃、続、Ａ２アドレス入力端子１
９は第３の回路群７の入力端子に俵＠、され、ざらにＡ
３アドレス入力端子２０は第４の回路６＋７の入力端子
に接続されており、該第１〜第４の回路群７の出力端子
８　、９　、１０．１１はツイヤドＯＲ４がとられ、そ
のワイヤドＯＲ４の出力端子はインバータ回路５を介し
て４個のアドレスラッチ回路６のトリカ人力；、７１１
子にＢＨＩｃε・れている。さらに前記アドレス入力端
子１７．１８，１９゜２０は４個のそれぞれに対応した
ラッチ回路６のラッチデータ入力端子に接続されでいる
。それぞれのアドレスラツナ回路出力端子は次段のデコ
ーダ回路の入力端子に３＞”＆　？Ｍされている。

前記の回路の自回路群７で、アドレス入力信号の変化点
を検出してアドレスラッチ回路６ヘアドレス情報を取り
込むトリ力信号１２を作り、このトリ力信号１２でラッ
チ回路６のデータ人力信号をアドレスラッチ回路に取り
込む。

第２図は、第１図の半専体メモリ装置のアドレスバッフ
ァ回路の動作波形を示す。

アドレス入力波形ＡＯ〜Ａ３は第２図のように位相差を
持って人力されている。回路群７で遅延回路２で設定し
たパルス幅の正の信号８，９．１０１１を作り、該止の
信号８．９．１０．１１をワイヤドＵ　Ｉｔし、トリガ
パルス４ｇ号１２を作る。

４個のアドレスラッチ回路６は、トリ力信号入力の立下
りでデータラッチ動作する立下りエッジトリカ回路を示
しており、アドレスラッチ回路の出力は、アドレスラッ
チ出力波形１３，１４，１５゜１６のようになり、この
出力波形が次段のデコーダ回路に伝送される。ここでア
ドレス入力信号の位相差の大きさに応じて回路群７の中
の遅＄ｊＥ　Ｉ！ｌ！１路２の遅延時間を変んる〇 〔発明の効果〕 以上述べた如き構成であるから本発明によれは、次の如
き効果を得ることかできる。

１、　アドレス入力位相差及びノイズによるｈ動作及び
データの破壊を防止することができる。

２．外部トリ力信号を使用し７ｊいて上記効果が得られ
、非同期で１史用が可能である。

４　区間の１匍年な祝明 示した回路の動作波形図である。

１・・・バッファ回路　２・・・遅延回路３・・・一致
回路　４・・・ワイヤド（ＪＲ回路５・・インバータ回
路 ６・・・アドレスラッチ回路７・・・回路群８〜１１・
・・パルス信号　１２・・・トリ力信号１３〜１６・・
・ラッチ出力信号 １７〜２０・・・アドレス入力端子 弟　／　図 第　２　図

Claims (1)

【特許請求の範囲】
1. １、　入力端子から入力されたアドレス信号を、デコー
   ダ回路に送る半導体メモリ装置のアドレスバッファ回路
   において、前記アドレスバッファ回路は各アドレス入力
   信号毎に、アドレスラッチ回路を有し、さらに前記アド
   レス入力端子毎に、アドレス信号の立上り、立下り変化
   膚を検出して谷アドレス毎にパルス信号を作り、谷アド
   レス入力端子毎の該パルス信号を論理０）Ｌを取り１本
   のアドレスラッチ回路用のトリガ信号を作り、該トリガ
   信号は各アドレスラッチ回路のトリ力入力端子に共通に
   入力され、谷アドレスラッチ回路のデータ入力端子に依
   絖された各アドレス信号をトリガ信号により谷アドレス
   ラッチ回路に取り込み各アドレスラッチ回路の出力端子
   がデコーダ回路に抜Ｆｉｉ：されることを特徴とする半
   纏体メモリ装置のアドレスバッファ回路。