JPS6054048A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は情報処理装置、特に命令先取り制御を行なう情
報処理装置に関する。

〔従来技術〕

コンピュータの高速化技法の１つとして、命令の先取り
制御がある。ノイマン型コンピュータの特徴に次に実行
される命令は現在実行中の命令のアドレスの次のアドレ
スにある命令である確率が非常に高いことがあげられる
。命令の先取り制御はこの特徴を利用し、外部バスの空
き時間中にシーケンシャルに命令フェッチを行ない、内
部のバッファに蓄えておくことで、命令フェッチに要す
る時間を減すことを目的としている。

第１図は命令先取り機構を有する従来のコンピュータの
ブロック図である。第１図に示す命令先取り機構を有す
る従来のコンピュータは、データ処理部２とバス制御部
１とから構成される。命令ポインタ（以下ＩＰと略す）
１１は次にメモリからフェッチする命令のアドレスを保
持するレジスタである。データ・ポインタ（以下ＤＰと
略す）１２はデータ処理部２からデータ・アドレス・バ
ス２３を通して送られるメモリ・アドレスを保持するレ
ジスタである。ＩＰＪ　］とＤＰ１２の出力はマルチプ
レクサ１３全通してアドレス・バス１４へ出力される。

インクリメンタ−（ＩＮＣＪ１５は、命令フェッチ後に
ＩＰＩ　１の値を次のアドレスを指すように増加させる
ための演算回路である。ＩＰＩ　１の入力は、プログラ
ム・シーケンス制御命令、たとえばジャンプ命令などが
実行された場合にデータ処理部２がら命令アドレスバス
２２を介して供給される新しいアドレス値とインクリメ
ンタ１５の出方とでありこれらはマルチフ。

レクサ（ＭＰＸ）１６によりその中の１つが選択される
。インストラクション・バッファ（ｌＮ５Ｔ　ＢＴＪＦ
）１７は、先取りされた命令を蓄えておくための高速メ
モリであり命令バス２１全通しデータ処理部２へ命令が
転送される。キュー・リード・カウンタ（以下Ｑ　ＲＣ
と略す）１８とキュー・ライト・カウンタ（以下ＱＷＣ
と略す）１９とはインストラクション・バッファ１７を
待ち行列構造として使用するためのカウンタである。デ
ータ処理部２からは、プログラム・シーケンス制御命令
が実行すれた場合にＱｌ（、Ｃ１８とＱＷＣ１９をリセ
ットするためのキューカウンタ・リセット信号２ｏが出
力される。メモリとデータ処理部２とのデータ送受は、
メモリ・データ・レジスタ（ＭＤＲ）１１１　ト内部デ
ータ・バス１１２，１１３を経由し、デマルチプレクサ
１１０を通して行なわれる。

以上に示した構成で命令先取り制御が可能である。とこ
ろが命令先取り制御を行なっているコンピュータにおい
て、命令先取り制御を行なっていないコンピュータのエ
ミュレーションをする場合。

命令の自己修正を行なっているプログラムの実行を忠実
に再現できない。つまり、修正を加えようとする命令が
すでにコンピュータ内に先取りされている場合には修正
前の命令を実行してしまい。

本来実行されるべき命令と異なってしまう。

この欠点を除去する１つの方法として、命令の先取りを
行わない方法がある。しかしこの方法では命令フェッチ
に要する時間が命令実行時間に加えられることになりパ
フォーマンスの大幅な低下を来たすという欠点がある。

またこの欠点を除去する第２の方法として、まずメモリ
へ書込もうとするアドレスのデータがインストラクショ
ンバッファにすでに先取りされているか否かを判断し、
先取りされている場合には。

インストラクションバッファ内の先取りされた命令も書
換えることにより、自己修正した命令を実行する方式が
ある。この方式を第１図に示したコンピュータに応用す
ると、メモリへのデータ書込みの際にＳ　ＩＰ’ｌｌと
ＤＰ１２の差とＱＷＣ１９とＱＲＣｌ　８の差の比較を
行ない、前者の差が後者の差以下の場合には、ＱＷＣ１
９から前者の差を減じ、その結果の指し示すインストラ
クションバッファの命令も書換え、前者の差が後者の差
より大きい場合にはインストラクションバッファ内の命
令書換えは行なわないことにより実現できる。

このために必要となるハードウェアとしては、２つの減
算器、比較器及び２つのマルチプレクサが必要となる。

ところが命令の自己修正を行なう割合は小さく、かつ自
己修正を受ける前の命令がインストラクションバッファ
にフェッチされでいる確率は非常に小さい。従って第２
の方法ではハードウェアの増加量が多くなり１価格性能
比の低下を来たすという欠点がある。

〔発明の目的〕

本発明の目的は、ハードウェアの増加量が少なく、性能
の低下を十分小さく押えたうえで、命令先取り機構を有
するコンピュータで命令先取り機構を有しないコンピュ
ータ上のプログラムを命令の自己修正も含めて忠実にエ
ミュレートすることができる情報処理装置を提供するこ
とにある。

〔発明の構成〕

本発明の装置は、命令先取り制御を行なう情報処理装置
において、先取りする命令のアドレスを記憶しておく第
１の記憶手段と、データ・アクセスのメモリのアドレス
を記憶しておく第２の記憶手段と、先取りした命令を記
憶しておく第３の記憶手段と、前記第１の記憶手段の出
力と前記第２の記憶手段の出力とを入力とし減算を行な
う減算手段と前記減算手段の出力の供給をうけこれと予
め定めた値との比較を行ない前記減算手段の出力が前記
予め定めた値以内のときには自己修正命令フェッチ済信
号を発生する比較手段と、前記自己修正命令フェッチ済
信号とメモリへのデータ書込み要求信号との供給に応答
し前記第３の記憶手段の初期設定を行なう初期設定手段
とを含んで構成される。

〔実施例の説明〕

次に図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すもので命令先取り機構
を有し、かつ命令先取り機構を有しないコンピュータの
プログラムを忠実にエミュレート可能にする自己修正命
令フェッチ済検出部を含んだコンピュータのブロック図
である。

第２図のコンピュータはデータ処理部３とバス制御部４
と自己修正命令フェッチ済み検出部（以下ＳＭＩＰＦＤ
と略す）５とより構成される。バス制御部４は従来の命
令先取り機構を有する第１図のコンピュータのバス制御
部１と同等の機能を有している。８ＭＩＰＦＤ５は減算
器（ＳＵＢ）５１゜比較器（ＣＭＰ）５２．ＡＮＤゲー
ト５３から構成される。

減算器５１はバス制御部４の中の命令ポインタ４１（以
下ＩＰ４１と略す）の出力バス４１１とデータポインタ
４２（以下ＤＰ４２と略す）の出力バス４１２とを入力
としそれぞれの差を計算し、減算結果を出力バス５４へ
出力する。

比較器５２はＩＦ５１とＤＰ４２との減算結果を入力し
、インストラクションバッファ（ＩＮＳＴＢＵＦ）４７
に蓄えうる命令の数の最大数（予め比較器５２内に用意
されている）との比較を行ないメモリへ書き込んだデー
タがインストラクション・バッファ４７にすでにフェッ
チされている場合（後述のように前記０Ｉ１．算結果が
上述最大数以下の場合）に自己修正命令フェッチ済み信
号５５（以下Ｓ　Ｍ　Ｉ　Ｐ　Ｆ信号と略す）を供給す
る。

ＡＮＤゲート５３はＳＭＩＰＦ信号５５とデータ処理部
３から発せられるデータ書き込み要求信号３１とを入力
し、インストラクション・バッファイニシャライズ信号
５６を供給する。

インストラクション・バッファイニシャライズ信号５６
を受けとったデータ処理部３は次に実行する命令のアド
レスをバス３２．マルチプレクサ４６を通してＩＦ４１
へ転送する。また、インストラクション・バッファ・イ
ニシャライズ信号５６は、ＯＲゲート６を通してキュー
・リード・カウンタ４８とキュー・ライト・カウンタ４
９のイニシャライズ信号４１０となり、インストラクシ
ョン・バッファの初期化を行なう。ＯＲゲート６のもう
１つの入力信号はプログラム・シーケンス制御命令が実
行された場合にデータ処理部３から出力されるキューカ
ウンタ・イニシャライズ信号３０である。

減算器５１は、ＩＦ４１及びＤＰ４２のビット幅と等い
データの減算が可能でＩＦ５１の値からＤＰ４２の値を
減する回路である。

比較器５２は、減算器５１の出力とインストラクション
・バッファ４７に蓄えうる命令数との比較を行なう。い
ま、インストラクション・バッファ４７にＮ個の命令を
蓄積することが可能であるならば減算器５１の出力の値
が１以上Ｎ以下の場合にＳＭＩＰＦ信号５５が供給され
る。

第３図にアドレスバスの幅が１６ビツトで、Ｎが４の場
合の比較器５２の一実施例を示す。ＡＤＯからＡＤ］、
５は減算結果出力バス５４の各信号線である。

負論理の１３人力ＡＮＤゲート７１は減算結果出力バス
上のデータの上位１３ビツトが総てＯであることを検知
する。

ＡＮＤゲート７２．ＡＮリゲー）７３．ＡＮＤゲート７
４は減算結果出力バス５４上のデータの下位３ビツトが
０．　５．　６と７であることをそれぞれ検知する。

従ってＮＯＲゲート７５の出力は、減算結果出力バス５
４の下位３ビツトが１から４であることを検知すること
になる。よってＡ　Ｎ　Ｄゲート７６の出力であるＳＭ
ＩＰＦ信号５５は減算結果出力バス５４上のデータが１
から４の場合にのみ供給される。

、君４図にはデータ処理部３からデータ書込み要求が発
生し、その書込みアドレスのデータがバス制御部４内の
インストラクション・バッファ４７にすでにフェッチさ
れている場合のタイミングチャートを示しである。

まず始めにデータ処理部３からＤＰ４２ヘデータ書込み
を行ないたいアドレスを書込む。（Ｔ１期間）この動作
によりＩＦ５１とＤＰ４２の差が１以上でかつインスト
ラクション・バッファ４７の最大命令蓄積数以下となり
ＳＭＩＰＦ信号５５が供給される。次にデータ処理部３
からデータ・ライト要求３１が出力される。（Ｔ２期間
）これによってインストラクション・バッファ・イニシ
ャライズ信号５６が供給され、キュー・リード・カウン
タ４８とキュー・ライト・カウンタ４９がイニシャライ
ズされ、インストラクション・バッファ４７は空となる
。次にＴ３期間ではメモリ・ライト信号が供給される。

またデータ処理部３からは次に実行すべき命令のアドレ
スがＩＦ５１へ転送され命令プリフェッチのための用意
が完了する。

従ってこれ以降バスに空が生じると命令フェッチし、イ
ンストラクション・バッファ４７に命令を蓄えていき、
修正された命令も再フェツチされることになり、命令先
取りを行なっていないコンピュータのプログラムを忠実
にエミュレートすることが可能となる。

次にもう１つの実施例として、マイクロ・プロセッサに
応用した場合を第５図に示す。このマイクロプロセッサ
（ＩＮ置社の８０８６相当の機能を有す）は、命令キュ
ーを有し、さらにセグメント・レジスタを用いダイナミ
ック・リロケーションを可能にしている。このため、バ
ス制御部９にはセグメント・レジスタとセグメント内オ
フセット値の加算を行なうための加算器がデータ処理部
内の算術論理ユニットとは別に用意されている。

（８０８６マイクロプロセツサについてはＵｎｉｔｅｄ
Ｓａｔａｔｅｓ　Ｐａｔｅｎｔ　Ｐａｔ、　Ｎｏ、　４
，３６３＋０９１　Ｔｉｔｌｅ”Ｅｘｔｅｎｄｅｄ　Ａ
ｄｄｒｅｓｓ、　Ｓｉｎｇｌｅ　ａｎｄ　Ｍｕｌｔｉｐ
ｌｅＢｉｔ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ”及びｌｌ
Ｎｅｗ　Ｏｐｔ　ｉｏｎｓｆｒｏｍ　ｂｉｇ　ｃｈｉｐ
ｓ”ＩＥＥＥａｐｅｃｔｒｕＨ＋　ＭＡＲＣＨ１９７９
ｐｐ２８−３４に示されている。）第５図の例は、前記
マイクロプロセッサのバス制御部９の加算器を減算もで
きる加減算器９１０とし、物理アドレス生成時には加算
器として、命令の自己修正の検出時には減算器として時
分割に使用することでハードウェアの共有を行ない、さ
らに比較器９１１を追加したものである。

第５図に示す構成で命令先取り方式を採用していないマ
イクロプロセッサ（ＩＮ置社の８０８０相当の如きマイ
クロプロセッサ）のプログラムのエミュレーションを行
なう場合、セグメント・レジスタ群９１３の中のＣ８（
コード・セグメント）とＤＳ（データ・セグメント）は
、あらかじめ同一値に設定しておく。バス制御部９はデ
ータ処理部８からのデータ書込み要求により物理アドレ
スの生成を加減算器９１０で行ない、データ書込みサイ
クルを開始する。定数発生器９５は第１図。

第２図のインフレメンタに相当する回路である。

データ書込みの行なわれている間の加減算器９１０の空
き時間においてはＩＦ９１とＤＰ９２の減算を行ないそ
の結果と既定値（命令キュー９７の最大格納数であり比
較器９１１内に用意されている）とを比較器９１１で比
較し、命令キュー９７に現在データを書込もうとするア
ドレスの旧データがフェッチされている場合にのみキュ
ー・制御部９１２に対してキュー・カウンタのイニシャ
ライズ信号９１４を送る。イニシャライズ信号９１４を
受けたキュー・制御部９１２はＱＲＣ９ＢとＱＷＣ９９
のイニシャライズを行なう。これにより命令キュー９７
内は命令が空となり、再フェツチが行なわれ、自己修正
した命令が命令キュー９７にフェッチされ命令先取り方
式を採用していないマイクロプロセッサのプログラムを
忠実にエミュレーションすることが可能である。

〔発明の効果〕

本発明には以上説明したように、命令ポインタとデータ
・ポインタの差を計算する減算器と既定値との比較ｌに
より自己修正命令の再フェツチの必要性を検出しその場
合にのみ再フェツチを行なうことにより命令先取りを行
なわないコンピュータのプログラムを忠実にかつ性能の
低下を十分小さくエミュレーションすることができると
いう効果がある。

【図面の簡単な説明】

第１図は命令先取り機構を有する従来のコンピュータの
ブロック図、第２図は自己修正命令フェッチ済み検出部
を含んだ命令先取り機構を有するコンピュータのブロッ
ク図、第３図は比較器の一実施例％第４図は再フェツチ
の発生するタイミングを示した図、第５図はマイクロプ
ロセツサによる実施例を示した図である。 １・・・・・・バス制御部。 １１・・・・・・命令ポインタ、１２・・・・・・デー
タポインタ、１３・・・・・・マルチプレクサ、１４・
・・・・・アドレスバス、１５・・・・・・インクリメ
ンタ、１６・・・・・・マルチプレクサ、１７・・・・
・・インストラクション・バッファ、１８・・・・・・
キュー・リード・カウンタ、１９・・・・・・キュー・
ライト・カウンタ、１１０・・・・・デマルチプレクサ
、１１１・・・・・・メモリ・データ・レジスタ。 １１２・・・・・・内部データ・バス、１１３・・・・
・・内部データ・バス、 ２・・・・・・データ処理部。 ２０・・・・・・キュー・カウンタ・リセット信号、　
。 ２１・・・・・・命令バス、２２・・・・・・命令アド
レス・バス。 ２３・・・・・・データ・アドレス俸バス。 ３・・・・・・データ処胛部、 ３０・・・・・・キュー・カウンタ・イニシャライズ信
号、３１・・・・・・データ・書込み要求信号、３２・
・曲命令・アドレス・バス、３３・曲データ・アドレス
畳バス、 ４・・・・・・バス制御部。 ４１・・・・・・命令ポインタ、４２・曲・データ・ポ
イ７り、４６・・・・・・マルチプレクサ、４７・・曲
インストラクション・バッファ、４８・・・・・・キュ
ー・リード・カウンタ、４９・・・・・・キュー・ライ
ト・カウンタ、４１Ｏ・・・・・・イニシャライズ信号
、４１１・・・・・・出力バス、４１２・・・・・・出
力ハス、 ５・・・・・・自己修正命令フェッチ済み検出部。 ５１・・・・・・減算器、５２・・・・・・比較器、５
３・・・・・・ＡＮＤゲート、５４・・・・・・減算結
果出力バス、５５・・・・・・自己修正命令フェッチ済
み信号、５６・・・・・・インストラクション・バッフ
ァ・イニシャライズ信号、６・・・・・・ＯＲゲート。 ８・・・・・・データ処理部。 ９・・・・・・バス制御部、 ９１・・・・・・命令ポインタ、９２・・・・・・デー
タ・ポインタ、９３・・・・・・アドレス・データ・ラ
ッチ、９４・・・・・・アドレス・データ・バス、９５
・・・・・・定数発生器、９６・・・・・・マルチプレ
クサ、９７・・・・・・命令キュー、９８・・・・・・
キュー・リード・カウンタ、９９・・・・・・キュー・
ライト・カウンタ、９１０・・・・・・加減算器、９１
１・・・・・・比較器、９１２・・・・・・キュー制御
部、９１３・・・・・・セグメント・レジスタ群、９１
４・・・・・・イニシャライズ信号。 ＼・・・、ノ“・″ ＼＼−ノ

Claims (1)

1. 【特許請求の範囲】 命令先取り制御を行なう情報処理装置において。 先取りする命令のアドレスを記憶しておく第１の記憶手
   段と。 データ・アクセスのメモリのアドレスを記憶しておく第
   ２の記憶手段と。 先取りした命令を記憶しておく第３の記憶手段と、 前記第１の記憶手段の出力と前記第２の記憶手段の出力
   とを入力とし減算を行なう減算手段と、前記減算手段の
   出力の供給をうけこれと予め定めた値との比較を行ない
   前記減算手段の出力が前記予め定めた値以内のときには
   自己修正命令フェッチ済信号を発生する比較手段と、 前記自已修正命令フェッチ済信号とメモリへのデータ書
   込み要求信号との供給に応答し前記第３の記憶手段の初
   期設定を行なう初期設定手段とを含み前記七〇期設定が
   あったときには新たに命令先取り制御を行なうことを特
   徴とする情報処理装置１７．