JPS6050796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6050796A JPS6050796A JP58159312A JP15931283A JPS6050796A JP S6050796 A JPS6050796 A JP S6050796A JP 58159312 A JP58159312 A JP 58159312A JP 15931283 A JP15931283 A JP 15931283A JP S6050796 A JPS6050796 A JP S6050796A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims abstract description 23
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、大容量の半導体記憶装置碌に関するもので
、特に動作マージンが大きくかつ信頼性の高い半導体記
憶装置に使用されるものである、 〔発明の技術的背景〕 従来、この種の半導体記憶装置として第１図に示すよう
な、メモリセルを複数のブロックに分割設定したものが
使用されている。なお、ここでは一つの行（１行）に着
目してメモリセル群を２つのブロックに分割した場合に
ついて説明する。図において、ＷＬｉ、ＷＬｉ’は複数
（２つ）に分割設定された第１ワード線で、この第１ワ
ード線ＷＬｉ 、 ＷＬｉ’と交差するようにピット線
ＢＬＢ＋ ＢＬ、 〜ＢＬｎ ＋ ＢＬｎおよびＢＩ、
’ 、 ＢＬ１’５ＢＬｎ’＋Ｂ Ｌ ｎ’が設けられ
、上記第１ワード線ＷＬｉ、ＷＬｉ’１１、．１１．・
・・が配設される。上記ワード線ＷＬＩ ＋ ＷＬＩ’
それぞれの一端には、１ｖ（Ｏ８ＦＥＴＱ、、Ｏ２およ
びＱ１’＋Ｑ２’から成るセレクタ１２゜１！が配設さ
れる。上記ＭＯ３ＦＥＴＱ、 、Ｑ１’は、信号線ｓ、
、ｓ、’と第１ワード＃ ＷＬｉ 、 ＷＬｉ’との間
にそれぞれ挿接され、これらＩＪＯ３ＦＥＴ Ｑｔ 。
、特に動作マージンが大きくかつ信頼性の高い半導体記
憶装置に使用されるものである、 〔発明の技術的背景〕 従来、この種の半導体記憶装置として第１図に示すよう
な、メモリセルを複数のブロックに分割設定したものが
使用されている。なお、ここでは一つの行（１行）に着
目してメモリセル群を２つのブロックに分割した場合に
ついて説明する。図において、ＷＬｉ、ＷＬｉ’は複数
（２つ）に分割設定された第１ワード線で、この第１ワ
ード線ＷＬｉ 、 ＷＬｉ’と交差するようにピット線
ＢＬＢ＋ ＢＬ、 〜ＢＬｎ ＋ ＢＬｎおよびＢＩ、
’ 、 ＢＬ１’５ＢＬｎ’＋Ｂ Ｌ ｎ’が設けられ
、上記第１ワード線ＷＬｉ、ＷＬｉ’１１、．１１．・
・・が配設される。上記ワード線ＷＬＩ ＋ ＷＬＩ’
それぞれの一端には、１ｖ（Ｏ８ＦＥＴＱ、、Ｏ２およ
びＱ１’＋Ｑ２’から成るセレクタ１２゜１！が配設さ
れる。上記ＭＯ３ＦＥＴＱ、 、Ｑ１’は、信号線ｓ、
、ｓ、’と第１ワード＃ ＷＬｉ 、 ＷＬｉ’との間
にそれぞれ挿接され、これらＩＪＯ３ＦＥＴ Ｑｔ 。
Ｑ、′のゲートはそれぞれ第２ワード線５ＷＬｉに接続
される。上記第２ワード線５ＷＬｉには、アドレス信号
Ａｋ−Ａｌが供給され行方向のメモリセル群を選択する
ローデコーダ（ＮＡＮＤゲート）ＩＪｉの出力が供給さ
れている。また、上記ＭＯ３ＦＥＴ Ｑ、、 Ｑ２’は
それぞれ、第１ワード線ＷＬｉ 、 ＷＬｉ’の一端と
接地点（Ｖｓｓ）間に挿接され、そのゲートはそれぞれ
信号線Ｓ２ 、Ｓ２’に接続される。上記信号線ＳＩ
、ＳＩ′およびＳ２ ｙ Ｓ ２’には、メモリセル群
のセクションを選択するためのアドレス信号へ１〜八〇
が供給されるセクションデコーダ（ＮＡＮＤゲート）１
４、このセクションデコーダ１４の出力信号ＳＤ とイ
ンヒビツト信号φＩとが供給されるＮＯＲゲート１５、
およびインバータ１６から成るセクション選択回路ｚｙ
、ｒｆから信号が供給されている。なお、セクション選
択回路１７と１７′とは同一構成であるので、ここでは
一方の構成のみ具体的に示している。
される。上記第２ワード線５ＷＬｉには、アドレス信号
Ａｋ−Ａｌが供給され行方向のメモリセル群を選択する
ローデコーダ（ＮＡＮＤゲート）ＩＪｉの出力が供給さ
れている。また、上記ＭＯ３ＦＥＴ Ｑ、、 Ｑ２’は
それぞれ、第１ワード線ＷＬｉ 、 ＷＬｉ’の一端と
接地点（Ｖｓｓ）間に挿接され、そのゲートはそれぞれ
信号線Ｓ２ 、Ｓ２’に接続される。上記信号線ＳＩ
、ＳＩ′およびＳ２ ｙ Ｓ ２’には、メモリセル群
のセクションを選択するためのアドレス信号へ１〜八〇
が供給されるセクションデコーダ（ＮＡＮＤゲート）１
４、このセクションデコーダ１４の出力信号ＳＤ とイ
ンヒビツト信号φＩとが供給されるＮＯＲゲート１５、
およびインバータ１６から成るセクション選択回路ｚｙ
、ｒｆから信号が供給されている。なお、セクション選
択回路１７と１７′とは同一構成であるので、ここでは
一方の構成のみ具体的に示している。
次に、上記のような構成において、第２図のタイミング
チャートを参照して動作を説明する。
チャートを参照して動作を説明する。
ローデコーダＩ３１およびセクションデコーダ３−
１４に供給されるアドレスＡ ｋ−Ａ １ カ時刻ｔｏ
において変化すると、このアドレスの変化を受けて時
刻ｔ１においてインヒビット信号φｒが所定時間（ｔｌ
から１２まで）ハイ（％Ｈ“）レベルとなる。この時、
セクションテ：ｒ −タＩ４の出力ｉは、選択されたセ
クションのみロー（１Ｌ“）レベル（ここではセクショ
ンデコーダ１ ｆ 、 ｒ ２’ 、・・・側のメモリ
セルブロックが選択されているものとする）となってい
るので、ＮＯＲゲート１５の出力ＳＤ−＃ｘは、インヒ
ビット信号φ工が１Ｈ“レベルにある時刻ｔ１からｔ２
−１での期間′Ｌ“レベルとなる。従って、インバータ
Ｚ６の出力５Ｄ−ｆｘは１Ｈ“レベルである。アドレス
信号Ａｋ−Ａｌによってローデコーダ１３１が選択され
たとすると、第２ワードｌｓｗＬｔの電位は前記時刻ｔ
、からｔ２の期間に１Ｌ“レベルと彦るので、ＭＯＳ
ＦＥＴ Ｑ１’はオン状態となる。また、時刻ｔ２にお
いてＮＯＲゲート１５の出力ＳＤ−＜ＩｓＩがゞＨ“レ
ベル、インバータ１６の出力ＳＤ−＋）５Ｉが１Ｌ“レ
ベルとなる５− ４− とＭＯＳ ＦＥＴ Ｑ、’がオフ状態となり、ＮＯＲゲ
ートから出力される′Ｈ″レベルの電位によって第１ワ
ード線ｗＬｔ’が′Ｈ”レベルとなって、この第１ワー
ド線ＷＬｉ’に接続されたメモリセル１１゜１１、・・
・が活性化され、図示しないカラムデコーダによって選
択されたピッ） ｉ ＢＬ１’ ＊ ＢＬ１’〜ＢＬｎ
’ 、 ＢＬｎ’ の中の所定のビット線からデータが
読み出され、あるいはデータが書き込まれる。
において変化すると、このアドレスの変化を受けて時
刻ｔ１においてインヒビット信号φｒが所定時間（ｔｌ
から１２まで）ハイ（％Ｈ“）レベルとなる。この時、
セクションテ：ｒ −タＩ４の出力ｉは、選択されたセ
クションのみロー（１Ｌ“）レベル（ここではセクショ
ンデコーダ１ ｆ 、 ｒ ２’ 、・・・側のメモリ
セルブロックが選択されているものとする）となってい
るので、ＮＯＲゲート１５の出力ＳＤ−＃ｘは、インヒ
ビット信号φ工が１Ｈ“レベルにある時刻ｔ１からｔ２
−１での期間′Ｌ“レベルとなる。従って、インバータ
Ｚ６の出力５Ｄ−ｆｘは１Ｈ“レベルである。アドレス
信号Ａｋ−Ａｌによってローデコーダ１３１が選択され
たとすると、第２ワードｌｓｗＬｔの電位は前記時刻ｔ
、からｔ２の期間に１Ｌ“レベルと彦るので、ＭＯＳ
ＦＥＴ Ｑ１’はオン状態となる。また、時刻ｔ２にお
いてＮＯＲゲート１５の出力ＳＤ−＜ＩｓＩがゞＨ“レ
ベル、インバータ１６の出力ＳＤ−＋）５Ｉが１Ｌ“レ
ベルとなる５− ４− とＭＯＳ ＦＥＴ Ｑ、’がオフ状態となり、ＮＯＲゲ
ートから出力される′Ｈ″レベルの電位によって第１ワ
ード線ｗＬｔ’が′Ｈ”レベルとなって、この第１ワー
ド線ＷＬｉ’に接続されたメモリセル１１゜１１、・・
・が活性化され、図示しないカラムデコーダによって選
択されたピッ） ｉ ＢＬ１’ ＊ ＢＬ１’〜ＢＬｎ
’ 、 ＢＬｎ’ の中の所定のビット線からデータが
読み出され、あるいはデータが書き込まれる。
次に、セクションデコーダ１４によって１つのセクショ
ン（セクションとはメモリセル群の１ブロツク）が選択
され続けているとし、選択されたセクションの第１ワー
ド線ＷＬｉ’が選択状態から非選択状態に変化すること
を考える。時刻ｔ３においてアドレス信号へｋ −Ａ
Ｉが変化し、時刻ｔ４〜ｔｌｌの期間インヒビット信号
が′Ｈ“レベルとなると、インバータ１６の出刃信号Ｓ
Ｄ−凸が′Ｈ“レベルとなり、ＭＯＳ ＦｇＴＱ２′が
オン状態となる。この時、ローデコーダ１３１の出力は
′Ｈ＃レベル（非選択状態）であるので１ｖｉＯ８ＦＥ
ＴＱ、’ はオフ状態であり、第１ワード線ＷＬｉ’は
１Ｌ”レベルとなる。従って、このワード線ＷＬ、’に
接続されたメモリセル群が非活性化される。次に、イン
ヒビッ）期間（１４〜ｔｓ ）が終了してインヒビット
信号φ工が１Ｌ”レベルに戻ると、インバータ１６の出
力ＳＤ−＜ＩｓＩが１Ｌ“レベルとなり、ＭＯＳ ＦＥ
’ｌ’Ｑ２’がオフ状態となるので、ワード線ＷＬｉ’
は′ＬＨレベルが維持され、選択から非選択への変遷が
終了する。
ン（セクションとはメモリセル群の１ブロツク）が選択
され続けているとし、選択されたセクションの第１ワー
ド線ＷＬｉ’が選択状態から非選択状態に変化すること
を考える。時刻ｔ３においてアドレス信号へｋ −Ａ
Ｉが変化し、時刻ｔ４〜ｔｌｌの期間インヒビット信号
が′Ｈ“レベルとなると、インバータ１６の出刃信号Ｓ
Ｄ−凸が′Ｈ“レベルとなり、ＭＯＳ ＦｇＴＱ２′が
オン状態となる。この時、ローデコーダ１３１の出力は
′Ｈ＃レベル（非選択状態）であるので１ｖｉＯ８ＦＥ
ＴＱ、’ はオフ状態であり、第１ワード線ＷＬｉ’は
１Ｌ”レベルとなる。従って、このワード線ＷＬ、’に
接続されたメモリセル群が非活性化される。次に、イン
ヒビッ）期間（１４〜ｔｓ ）が終了してインヒビット
信号φ工が１Ｌ”レベルに戻ると、インバータ１６の出
力ＳＤ−＜ＩｓＩが１Ｌ“レベルとなり、ＭＯＳ ＦＥ
’ｌ’Ｑ２’がオフ状態となるので、ワード線ＷＬｉ’
は′ＬＨレベルが維持され、選択から非選択への変遷が
終了する。
上述したように、複数の第１ワード線とこれを選択する
ための第２ワード線とを配設し、１つのローを複数のセ
クションに分割して選択することは、同時に活性化され
るメモリセル数の大幅な削減につながり、動作電流を大
幅に低減できる。
ための第２ワード線とを配設し、１つのローを複数のセ
クションに分割して選択することは、同時に活性化され
るメモリセル数の大幅な削減につながり、動作電流を大
幅に低減できる。
しかし、上記のような構成では、プロセス的なばらつき
等により、第２図に破線で示したように、第２ワード線
５ＷＬｉが′Ｌ“レベルがら１Ｈ“レベルへ切り替わる
タイミングが、インヒビット信号φ■の終了（１Ｌ“レ
ベルへの立ち下がり）より遅れると、インバータ１６の
出力ｓｒ＋−＃ｘが’Ｌ“レベルとなり、）４０８ Ｆ
ＥＴ Ｑ２’がオフ状態となってからもｕｏｓ ＦｇＴ
Ｑ、’のオン状態が維持される。この時、ＮＯＲゲート
１５の出力信号ＳＤ−＄ｘは′■“レベルであるので、
ワード線ＷＬ ｉ’はｕｏｓ ＦＥＴ ｑ２′ を介し
て充電される。このため、本来なら非選択であるので１
Ｌ“レベルになるはずであるが、５■“レベルと浸りコ
ノワード線ｗＬ１′に接続されたメモリセル群が活性化
されたま寸になる。このことは無駄な消費電力を増加さ
せるのみならず、選択しないメモリセルが選択されてい
るため、誤った情報がビット線ＢＬ、’〜ＢＬｎ’の中
のいずれかから読み出される可能性が生ずる。すなわち
、この時の動作モードは誤動作モードとなる。
等により、第２図に破線で示したように、第２ワード線
５ＷＬｉが′Ｌ“レベルがら１Ｈ“レベルへ切り替わる
タイミングが、インヒビット信号φ■の終了（１Ｌ“レ
ベルへの立ち下がり）より遅れると、インバータ１６の
出力ｓｒ＋−＃ｘが’Ｌ“レベルとなり、）４０８ Ｆ
ＥＴ Ｑ２’がオフ状態となってからもｕｏｓ ＦｇＴ
Ｑ、’のオン状態が維持される。この時、ＮＯＲゲート
１５の出力信号ＳＤ−＄ｘは′■“レベルであるので、
ワード線ＷＬ ｉ’はｕｏｓ ＦＥＴ ｑ２′ を介し
て充電される。このため、本来なら非選択であるので１
Ｌ“レベルになるはずであるが、５■“レベルと浸りコ
ノワード線ｗＬ１′に接続されたメモリセル群が活性化
されたま寸になる。このことは無駄な消費電力を増加さ
せるのみならず、選択しないメモリセルが選択されてい
るため、誤った情報がビット線ＢＬ、’〜ＢＬｎ’の中
のいずれかから読み出される可能性が生ずる。すなわち
、この時の動作モードは誤動作モードとなる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、信号タイミンクに多少のずれ
があっても誤動作を起こさないような、動作マージンが
広く高信頼性を有する半導体記憶装置を提供することで
ある。
その目的とするところは、信号タイミンクに多少のずれ
があっても誤動作を起こさないような、動作マージンが
広く高信頼性を有する半導体記憶装置を提供することで
ある。
すなわち、この発明においては、複数に分割設定された
第１ワード線に交差するように複数のビット線を設け、
これら第１ワード線とビット線との各交差位置に対応し
て複数セクションに分割設定されたメモリセル群を設け
る。さらに、上記複数の第１ワード線の一端それぞれに
、上記第１ワード線に接続された複数セクションのメモ
リセル群を選択するＮＯＲゲートから成るセレクタを設
け、このセレクタの一方の入力端にそれぞれ第２ワード
線を接続してこの第２ワード線をローデコーダの出力端
に接続する。また、上記セレクタの他方の入力端にそれ
ぞれメモリセル群のセクションの選択信号を供給するセ
クションデコーダの出力４１＆を接続したものである。
第１ワード線に交差するように複数のビット線を設け、
これら第１ワード線とビット線との各交差位置に対応し
て複数セクションに分割設定されたメモリセル群を設け
る。さらに、上記複数の第１ワード線の一端それぞれに
、上記第１ワード線に接続された複数セクションのメモ
リセル群を選択するＮＯＲゲートから成るセレクタを設
け、このセレクタの一方の入力端にそれぞれ第２ワード
線を接続してこの第２ワード線をローデコーダの出力端
に接続する。また、上記セレクタの他方の入力端にそれ
ぞれメモリセル群のセクションの選択信号を供給するセ
クションデコーダの出力４１＆を接続したものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記第
１図におけるセレクタとして、ＮＯＲゲート１８．１８
’ｆ設けたもので、この場合のセクション選択回路７７
゜１７′としては、ＨＡＮＤゲート（セクションデコー
ダ）１４のみで良い。上記ＮＯＲゲート１８゜１８′の
一方の入力端はそれぞれ、第２ワード線５ＷＬｉに接続
され、他方の入力端はそれぞれセクション選択回路１７
、 Ｊ ７’に接続されて成る。
する。第３図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記第
１図におけるセレクタとして、ＮＯＲゲート１８．１８
’ｆ設けたもので、この場合のセクション選択回路７７
゜１７′としては、ＨＡＮＤゲート（セクションデコー
ダ）１４のみで良い。上記ＮＯＲゲート１８゜１８′の
一方の入力端はそれぞれ、第２ワード線５ＷＬｉに接続
され、他方の入力端はそれぞれセクション選択回路１７
、 Ｊ ７’に接続されて成る。
次に、上記のような構成において動作を説明する。時刻
ｔ。においてアドレス信号Ａｋ〜へ１が設定され、ロー
デコーダ１３１およびセクションデコーダ１７’が選択
されると、第２ワード線ＷＬｉは′Ｌ“レベルとなり、
選択されたセクション選択回路７７’（ＮＡＮＤゲート
１４）の出力ＳＤは１Ｌ“レベルが維持される。従って
、ＮＯＲゲートＺ８′の出力はゝＨ“レベルとなり、第
１ワード線ＷＬｉ’の電位が′Ｈ“レベルとなってこの
第１ワード線ＷＬｉ’に接続されたメモリセル群が活性
化される。そして、ピット線ＢＬ、’ ＃π１′〜ＢＬ
ｎ’＋ＢＬｎ’ のうち図示しないカラムデコーダによ
って選択されたピット線を介してメモリセルからデータ
が読み出され、あるいはデータが書き込まれる。次に、
アドレス八ｋ −Ａ ｌが変化（ｔ２）すると、ローデ
コーダ１３１の出力は５Ｈ“レベルとなり、第１ワード
線ＷＬｉ’は％Ｌ”レベルとなる。この時、プロセス的
なばらつき等により第２ワード線８ＷＬｉの電位の立ち
上がりが第４図の破線で示すように遅れても、第１ワー
ド１ＷＬｉ’の電位がこの第２ワード線ＢＷＬ ｉの電
位変化に対応して立ち下がるので、第１ワード線ＷＬｉ
’ を確実に不活性化できる。
ｔ。においてアドレス信号Ａｋ〜へ１が設定され、ロー
デコーダ１３１およびセクションデコーダ１７’が選択
されると、第２ワード線ＷＬｉは′Ｌ“レベルとなり、
選択されたセクション選択回路７７’（ＮＡＮＤゲート
１４）の出力ＳＤは１Ｌ“レベルが維持される。従って
、ＮＯＲゲートＺ８′の出力はゝＨ“レベルとなり、第
１ワード線ＷＬｉ’の電位が′Ｈ“レベルとなってこの
第１ワード線ＷＬｉ’に接続されたメモリセル群が活性
化される。そして、ピット線ＢＬ、’ ＃π１′〜ＢＬ
ｎ’＋ＢＬｎ’ のうち図示しないカラムデコーダによ
って選択されたピット線を介してメモリセルからデータ
が読み出され、あるいはデータが書き込まれる。次に、
アドレス八ｋ −Ａ ｌが変化（ｔ２）すると、ローデ
コーダ１３１の出力は５Ｈ“レベルとなり、第１ワード
線ＷＬｉ’は％Ｌ”レベルとなる。この時、プロセス的
なばらつき等により第２ワード線８ＷＬｉの電位の立ち
上がりが第４図の破線で示すように遅れても、第１ワー
ド１ＷＬｉ’の電位がこの第２ワード線ＢＷＬ ｉの電
位変化に対応して立ち下がるので、第１ワード線ＷＬｉ
’ を確実に不活性化できる。
第５図は、前記第３図におけるＮＯＲゲート１ Ｂ 、
Ｉ Ｉｌｌ′ヲｃＭＯ８構成のスタティックメモリ内
に形成する場合の回路構成例を示している。
Ｉ Ｉｌｌ′ヲｃＭＯ８構成のスタティックメモリ内
に形成する場合の回路構成例を示している。
第１電位供給源ＶＤＤと第２電位供給源ＶＳＳとの間に
、第１導電形（Ｐチャネル形）の第１、第２１ＪＯＥｉ
ＦｇＴ Ｑ３ 、 Ｑ！および第２導電形（Ｎチャネ
ル形）の第３ ＭＯＳ ＦＥＴ Ｑ５ が直列接続さに
接続され、上記ＭＯ８ＦＥｉＴ Ｑ４ ＊ Ｑａのゲー
トは信号線ＳＩ （あるいはＳ、′）に接続され、ＭＯ
Ｓ ＦＥＴ Ｑ４ ｅ Ｑｉの接続点は第１ワード線Ｗ
ＬＩ （あるいはｗＬｊ、’）に接続される。このよう
な構成によれば、少ない素子数でＮＯＲゲートを構成で
きる。
、第１導電形（Ｐチャネル形）の第１、第２１ＪＯＥｉ
ＦｇＴ Ｑ３ 、 Ｑ！および第２導電形（Ｎチャネ
ル形）の第３ ＭＯＳ ＦＥＴ Ｑ５ が直列接続さに
接続され、上記ＭＯ８ＦＥｉＴ Ｑ４ ＊ Ｑａのゲー
トは信号線ＳＩ （あるいはＳ、′）に接続され、ＭＯ
Ｓ ＦＥＴ Ｑ４ ｅ Ｑｉの接続点は第１ワード線Ｗ
ＬＩ （あるいはｗＬｊ、’）に接続される。このよう
な構成によれば、少ない素子数でＮＯＲゲートを構成で
きる。
なお、上記実施し１１ではスタティック形の半導体記憶
装置について説明したがダイナミック形のものにも適用
が可能なのはもちろんである。
装置について説明したがダイナミック形のものにも適用
が可能なのはもちろんである。
ただし、ダイナミック形のものでは、各ブロック毎にリ
フレッシュを行なう必要がある。
フレッシュを行なう必要がある。
以上説明したようにこの発明によれば、信号タイミング
に多少のずれがあっても誤動作を起こさないような、動
作マージンが広く高信頼性を有する半導体記憶装置が得
られる。
に多少のずれがあっても誤動作を起こさないような、動
作マージンが広く高信頼性を有する半導体記憶装置が得
られる。
１１−
第１図は従来の半導体記憶装置を説明するための回路図
、第２図は上記第１図の回路の動作を説明するためのタ
イミングチャート、第３図はこの発明の一実施例に係る
半導体記憶装置を説明するだめの回路図、第４図は同実
施例の動作を説明するためのタイミングチャート、第５
図は上記第３図におけるＮＯＲゲートの構成例を示す回
路図である。 ＷＬｉ、ＷＬｉ’・・・第１ワード線、ＢＬ、 ｌ Ｂ
Ｌ、〜ＢＬｎ ｒ ＢＬｎ 、 ＢＬｊ’ ｒ ＢＬ、
’〜ＢＬｎ’＋ ＢＬｎ ・−ピット線、１１，１１．
・・・、・・・メモリセル、Ｚ８゜１８′・・・セレク
タ（ＮＯＲゲート）、５ＷＬｉ・・・第２ワード線、Ａ
ｋＮＡｌ、Ａ１〜Ａｊ・・・アドレス信号、１３１・・
・ローデコーダ、Ｚ ７ 、１７’・・・セクション選
択回路（セクションデコーダ）、ＶＤＤ・・・第１電位
供給源、ＶＳ１９・・・第２電位供給源、Ｑ３〜Ｑ６・
・・第１〜第４ ｈ４０ｓ ＰＥＴ０出願人代理人 弁
理士 鈴 江 武 彦１２− 第５図 Ｖｏ。 手続補正書 昭和５８年１′〔）月５１．１ 特許庁長官 若杉和夫 殿 ■、事件の表示 特願昭片８−１５９３１２ 号 ２・ 発明の名称 半導体記憶装置 ３、補正をする渚 事件との関係 特許出願人 αｍ東京芝浦電気株式会社 ４、代理人 住所 東京都港区虎ノ門１丁目２６番５号 第１７森ビ
ル５、自発補正 ６、補正の対象 明細書全文 ７、補正の内容 明細書の浄書（内容に変更なし）
、第２図は上記第１図の回路の動作を説明するためのタ
イミングチャート、第３図はこの発明の一実施例に係る
半導体記憶装置を説明するだめの回路図、第４図は同実
施例の動作を説明するためのタイミングチャート、第５
図は上記第３図におけるＮＯＲゲートの構成例を示す回
路図である。 ＷＬｉ、ＷＬｉ’・・・第１ワード線、ＢＬ、 ｌ Ｂ
Ｌ、〜ＢＬｎ ｒ ＢＬｎ 、 ＢＬｊ’ ｒ ＢＬ、
’〜ＢＬｎ’＋ ＢＬｎ ・−ピット線、１１，１１．
・・・、・・・メモリセル、Ｚ８゜１８′・・・セレク
タ（ＮＯＲゲート）、５ＷＬｉ・・・第２ワード線、Ａ
ｋＮＡｌ、Ａ１〜Ａｊ・・・アドレス信号、１３１・・
・ローデコーダ、Ｚ ７ 、１７’・・・セクション選
択回路（セクションデコーダ）、ＶＤＤ・・・第１電位
供給源、ＶＳ１９・・・第２電位供給源、Ｑ３〜Ｑ６・
・・第１〜第４ ｈ４０ｓ ＰＥＴ０出願人代理人 弁
理士 鈴 江 武 彦１２− 第５図 Ｖｏ。 手続補正書 昭和５８年１′〔）月５１．１ 特許庁長官 若杉和夫 殿 ■、事件の表示 特願昭片８−１５９３１２ 号 ２・ 発明の名称 半導体記憶装置 ３、補正をする渚 事件との関係 特許出願人 αｍ東京芝浦電気株式会社 ４、代理人 住所 東京都港区虎ノ門１丁目２６番５号 第１７森ビ
ル５、自発補正 ６、補正の対象 明細書全文 ７、補正の内容 明細書の浄書（内容に変更なし）
Claims (1)
- 【特許請求の範囲】 ＋１１複数に分割設定された第１ワード線と、これら第
１ワード線に交差するように配設される複数のビット線
と、上記第１ワード線とビット線との各交差位置に対応
して設けられる複数セクションに分割設定されたメモリ
セル群と、上記複数の第１ワード線の一端にそれぞれ設
けられ、上記第１ワード線に接続された複数セクション
のメモリセル群を選択するＮＯＲゲートから成るセレク
タと、上記セレクタの一方の入力端にそれぞれ接続され
る第２ワード線と、アドレス信号が供給されこのアドレ
ス信号に応じて上記竿２ワード線を選択するローデコー
ダと、王制セレクタの他方の入力端にメモリセル群のセ
クションの）′へ択信号を供給するセクションデコーダ
とを具備したことを特徴とする半導体記憶装置。 Ｉ２）゛前記セレクタを構成するＮＯＲゲートは、第１
電位供給源と第２電位供給源間に直列接続される第１導
電形の第１、第２１ＪＯ８ＦＥＴおよび第２導電形の第
３ ＭＯＳ ＦＥＴと、上記第λ第３ ＭＯＳ ＦＥＴ
の接続点と第２電位供給源間に挿接される第２導電形の
第４ ＭＯＳ ＦＥＴとから成り、上記第１、第４ Ｍ
ＯＳ ＦＥＴ ＋７）ゲートは前記第２ワード線に接続
され、上記第２、第３ ＭＯＳ ＦＥＴのゲートは前記
セクションデコーダの出力が供給される伏目線に接続さ
れ、上記第２、第３１ＪＯＥｔ ＦＥ’Ｔ’の接続点が
第１ワード線に接続されたことを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159312A JPS6050796A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159312A JPS6050796A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050796A true JPS6050796A (ja) | 1985-03-20 |
Family
ID=15691045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159312A Pending JPS6050796A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150800U (ja) * | 1986-03-13 | 1987-09-24 | ||
| JPS6363193A (ja) * | 1986-08-27 | 1988-03-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 集積メモリ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
-
1983
- 1983-08-31 JP JP58159312A patent/JPS6050796A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150800U (ja) * | 1986-03-13 | 1987-09-24 | ||
| JPS6363193A (ja) * | 1986-08-27 | 1988-03-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 集積メモリ回路 |
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