JPS6043862A - 高耐圧絶縁ゲ−ト形半導体装置 - Google Patents
高耐圧絶縁ゲ−ト形半導体装置Info
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- JPS6043862A JPS6043862A JP58151545A JP15154583A JPS6043862A JP S6043862 A JPS6043862 A JP S6043862A JP 58151545 A JP58151545 A JP 58151545A JP 15154583 A JP15154583 A JP 15154583A JP S6043862 A JPS6043862 A JP S6043862A
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- JP
- Japan
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- type
- channel
- impurity concentration
- drain
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は縦形の高耐圧パワー（電力用）Ｐ、縁ゲート形
電界効果トランジスタ（以下ＭＯ８ＦＥＴと略称）に関
する。
電界効果トランジスタ（以下ＭＯ８ＦＥＴと略称）に関
する。
縦形Ｍ ＯＳ Ｆ Ｂ ’Ｌ” ｌ＊、例えばｒｌ型シ
リコｙ （Ｓｉ）基体ｌをドレインとして、その表面の
一部にｐ型拡散領域を形成し、このｐ型頭域の表面の一
部に高濃度のｎ 型拡散領域をソースとして形成しソー
ス・ドレイン間のｐ型頭域をチャネル部としてこの上に
酸化膜（８４０２膜）を介してケート電極を形成し、こ
のゲートへの電圧印加によってソース・ドレイン間の電
流を制御するものである。高耐圧電力用のＭＯＳＦＥＴ
では濃度（ドナー濃度）を低くしたｎ型Ｓｉ基体を使用
しているが、それにもかかわらず高電圧領域、たとえば
ソース・ドレイン電圧が高くなるとＡ８０ （安全動作
領域）の低下、すなわち、■・Ｉ４￥、性における■・
工積一定の領域から外れを起こしやすく、したがって電
源電圧を定格一杯χたとえば６００Ｖ）’ｔで使用する
場合破壊をおこすことが問題となることが本発明者によ
ってあきらかとされた。又、高耐圧でＭＯＳＦＥＴを動
作させる：ｌｉう合にドレイン電流の温度依存性の問題
がある。すなわち、ドレイン電流が低レベルのとき温度
と共に電流が増加し、いわゆる「熱暴走」をおこしやす
い。そのためゲートに適当なＶ。Ｓ補償回路を設ける磨
製があるという問題点が生ずることが本発明者によって
あきらかとされた。
リコｙ （Ｓｉ）基体ｌをドレインとして、その表面の
一部にｐ型拡散領域を形成し、このｐ型頭域の表面の一
部に高濃度のｎ 型拡散領域をソースとして形成しソー
ス・ドレイン間のｐ型頭域をチャネル部としてこの上に
酸化膜（８４０２膜）を介してケート電極を形成し、こ
のゲートへの電圧印加によってソース・ドレイン間の電
流を制御するものである。高耐圧電力用のＭＯＳＦＥＴ
では濃度（ドナー濃度）を低くしたｎ型Ｓｉ基体を使用
しているが、それにもかかわらず高電圧領域、たとえば
ソース・ドレイン電圧が高くなるとＡ８０ （安全動作
領域）の低下、すなわち、■・Ｉ４￥、性における■・
工積一定の領域から外れを起こしやすく、したがって電
源電圧を定格一杯χたとえば６００Ｖ）’ｔで使用する
場合破壊をおこすことが問題となることが本発明者によ
ってあきらかとされた。又、高耐圧でＭＯＳＦＥＴを動
作させる：ｌｉう合にドレイン電流の温度依存性の問題
がある。すなわち、ドレイン電流が低レベルのとき温度
と共に電流が増加し、いわゆる「熱暴走」をおこしやす
い。そのためゲートに適当なＶ。Ｓ補償回路を設ける磨
製があるという問題点が生ずることが本発明者によって
あきらかとされた。
本発明は上述した問題を解決したものであり、その目的
とするところは、高耐圧電力用Ｍ ＯＳ Ｉ”ＥＴの高
電圧領域でのＡＳＯ改善及びドレイン電流の温度依存性
改善にある。
とするところは、高耐圧電力用Ｍ ＯＳ Ｉ”ＥＴの高
電圧領域でのＡＳＯ改善及びドレイン電流の温度依存性
改善にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、高耐圧縦形のｎチャネル形ＭＯ８ＦＥＴにお
いて、チャネル部の長さを少くとも１０μ！ｎに形成し
、ｘｌ型基体の不純物濃度を単位ｄ当りの原子個数で３
．５Ｘ１０”以下とし、チャネル部を含むｐ型領域の不
純物濃度を同じく原子個数で１．２Ｘ１０１７以下とす
ることにより、高電圧領域でのＡＳＯの低下をなくすと
ともにドレイン電流の低レベルでの温度依存性を少なく
するものである。
いて、チャネル部の長さを少くとも１０μ！ｎに形成し
、ｘｌ型基体の不純物濃度を単位ｄ当りの原子個数で３
．５Ｘ１０”以下とし、チャネル部を含むｐ型領域の不
純物濃度を同じく原子個数で１．２Ｘ１０１７以下とす
ることにより、高電圧領域でのＡＳＯの低下をなくすと
ともにドレイン電流の低レベルでの温度依存性を少なく
するものである。
第１図は本発明による一実施例であって、５００Ｖ以上
の高耐圧パワー縦形０チヤネルＭＯ８ＦＥＴの要部断面
を示す。
の高耐圧パワー縦形０チヤネルＭＯ８ＦＥＴの要部断面
を示す。
１はドレインとなるｎ型半導体基体でＳｉ結晶からなり
、不純物（ドナー）濃度は単位ｄ当りの原子個数で３．
・５ ｘ １０１４以下とする。
、不純物（ドナー）濃度は単位ｄ当りの原子個数で３．
・５ ｘ １０１４以下とする。
２は基体の一生面に高濃度にドナー拡散したｎ＋型層で
、その表面に全屈（金、ガリウム等）膜３を蒸着してド
レイン電極０を設けである。
、その表面に全屈（金、ガリウム等）膜３を蒸着してド
レイン電極０を設けである。
４はｐ型領域でｎ型基体表面にアクセプタを選択的に深
く拡散することにより形成され、その一部４ａはチャン
ネル部として使用される。このｐ型領域の少なくともチ
ャンネル部となる部分４ａの不純物濃度は単位ｄ当たり
の原子個数で１．２×１０１７以下とする。
く拡散することにより形成され、その一部４ａはチャン
ネル部として使用される。このｐ型領域の少なくともチ
ャンネル部となる部分４ａの不純物濃度は単位ｄ当たり
の原子個数で１．２×１０１７以下とする。
５は５００〜１５００Ａ程度のシリコン酸化物膜（Ｓｉ
ｎ２膜）からなるゲート絶縁膜、６は多結晶（ポリ）シ
リコン又はモリブデン（ＭＯ）ｅのｙ１５対熱金属から
なるグー１−？ｆｔ極で絶縁膜５上に形成する。
ｎ２膜）からなるゲート絶縁膜、６は多結晶（ポリ）シ
リコン又はモリブデン（ＭＯ）ｅのｙ１５対熱金属から
なるグー１−？ｆｔ極で絶縁膜５上に形成する。
７はソースとなるｎ 型領域でｐ型領域表面の一部に高
濃度ドナーを選択的に浅く拡散することにより形成され
る。このときｐ型拡散及びｎ 型拡散の拡散時間の制御
によってチャネル部の長さ、すなわちチャネル長ｔが決
定される。本発明の実施例ではチャネル長ｔは１０〜１
２μｍに選ばれる。
濃度ドナーを選択的に浅く拡散することにより形成され
る。このときｐ型拡散及びｎ 型拡散の拡散時間の制御
によってチャネル部の長さ、すなわちチャネル長ｔが決
定される。本発明の実施例ではチャネル長ｔは１０〜１
２μｍに選ばれる。
８はグー）！極のシリコンを酸化することにより生成さ
れたＳｉｎ、膜である。９はフィールド部に８１０２を
厚く堆積させたフィールド酸化膜である。
れたＳｉｎ、膜である。９はフィールド部に８１０２を
厚く堆積させたフィールド酸化膜である。
１０はソースとなるｎ 型領域７にオーミックコンタク
トするアルミニウム蒸着膜からなるソース電極でその一
部はｐ型領域４と短絡し、他部はグー）￥［６上の５ｉ
０２Ｆ４の上に延在する。
トするアルミニウム蒸着膜からなるソース電極でその一
部はｐ型領域４と短絡し、他部はグー）￥［６上の５ｉ
０２Ｆ４の上に延在する。
同図は縦型ＭＯ８ＦＥ’ｒチップの一方の端部を示し、
この端部近傍（チップ周辺部）の基体表面にはｐ型領域
からなるチャネルストッパ１１が形成され、基体周辺部
にはｎ＋型領領域１２接続するアルミニウムプレート１
３が設けられる。
この端部近傍（チップ周辺部）の基体表面にはｐ型領域
からなるチャネルストッパ１１が形成され、基体周辺部
にはｎ＋型領領域１２接続するアルミニウムプレート１
３が設けられる。
以上実施例で説明した本発明によれば、下記の理由で前
記発明の目的が達成できる。
記発明の目的が達成できる。
と下記の理論式のごとくになる。
Ａ Ｂ
開式において、ｑは単位電荷量、Ｃｏはゲートチャネル
間容量、Ｎはチャネル部の濃度、ε８は誘電率、ΦＦ。
間容量、Ｎはチャネル部の濃度、ε８は誘電率、ΦＦ。
はゲート電極部のフェルミポテンシャル、Φノはチャネ
ル基板のフェルミポテンシャルである。開式のＡはゲー
ト部、Ｂはチャネル部第２図はチャネル基板不純物濃度
Ｎ（横＋ｔｌｌ＋ ）と度変化は基板両度に大きく影響
さり、る。
ル基板のフェルミポテンシャルである。開式のＡはゲー
ト部、Ｂはチャネル部第２図はチャネル基板不純物濃度
Ｎ（横＋ｔｌｌ＋ ）と度変化は基板両度に大きく影響
さり、る。
以上実施例で説明した本発明によれば、下記の理由で前
記発明の目的が達成できる。
記発明の目的が達成できる。
（１） これまで耐圧４００■のＭＯＳＦＥＴでは、基
体濃度を３．５〜４Ｘ１０”オーダとしてチャネル部を
形成するｐ型領域の不純物（アクセプター）濃度を１０
′８（、１／ＣＪ）オーダであったものを、本発明で
は１．２ Ｘ １０’ （１／ｃの以下とすることによ
って、しきい℃圧Ｖｔｈを有効に低減することができる
。このことによって一定のドレイン電流になり、ドレイ
ン電流の温度依存性を改善した。たとえばゲート％゛Ａ
？ｐへ６８０■印加した時の破壊に至るドレイン匍；流
ＩＤでみると、これまで０．５ Ａであったものが０．
６Ａに改善され、又、これ壕で・６００■から急激にＡ
ＳＯが低下したものが、７００Ｖ以」二でも低下しない
所までに改善される。
体濃度を３．５〜４Ｘ１０”オーダとしてチャネル部を
形成するｐ型領域の不純物（アクセプター）濃度を１０
′８（、１／ＣＪ）オーダであったものを、本発明で
は１．２ Ｘ １０’ （１／ｃの以下とすることによ
って、しきい℃圧Ｖｔｈを有効に低減することができる
。このことによって一定のドレイン電流になり、ドレイ
ン電流の温度依存性を改善した。たとえばゲート％゛Ａ
？ｐへ６８０■印加した時の破壊に至るドレイン匍；流
ＩＤでみると、これまで０．５ Ａであったものが０．
６Ａに改善され、又、これ壕で・６００■から急激にＡ
ＳＯが低下したものが、７００Ｖ以」二でも低下しない
所までに改善される。
（２）チャネル長はこれまでの耐圧５００ＶのＭＯ８１
ｉ” Ｅ Ｔの例では１〜２μｍ程度であったものを本
発明では１０〜１２μｍとすることにより、高電圧での
パンチスルーを防止し、高電圧でも充分な実効チャネル
長を得る。チャネル部のホール移動度は温度とともに低
下するものであり、チャネル部の抵抗が有効にドレイン
電流の増加を制御することができる。
ｉ” Ｅ Ｔの例では１〜２μｍ程度であったものを本
発明では１０〜１２μｍとすることにより、高電圧での
パンチスルーを防止し、高電圧でも充分な実効チャネル
長を得る。チャネル部のホール移動度は温度とともに低
下するものであり、チャネル部の抵抗が有効にドレイン
電流の増加を制御することができる。
（３）二重拡散法によれば、チャネル部の拡散時間によ
って、不純物濃度と同時にチャネル長を制御することが
できる。拡散時間を長くしてチャネル部濃度を低くする
ことは同時にチャネル長を太きくすることにつながり、
それによってｇｍを下げ、高電圧領域でのＡＳＯの改善
と低いドレイン電流での温度特性の改善に寄与できる。
って、不純物濃度と同時にチャネル長を制御することが
できる。拡散時間を長くしてチャネル部濃度を低くする
ことは同時にチャネル長を太きくすることにつながり、
それによってｇｍを下げ、高電圧領域でのＡＳＯの改善
と低いドレイン電流での温度特性の改善に寄与できる。
第３図及び第４図は基体濃度とチャネル長の異なる素子
でのＤＣ−ＡＳＯを測定した結果を示すものである。下
表は異なるチャネル部（ＣＩ−１）形成のための各プロ
セスの条件及びゲート電圧■。８を示す。
でのＤＣ−ＡＳＯを測定した結果を示すものである。下
表は異なるチャネル部（ＣＩ−１）形成のための各プロ
セスの条件及びゲート電圧■。８を示す。
（表）
第３図においては、Ｘ印は高濃度にＣＩｌイオン打込み
を行なった従来の場合の例（表のＡ）を示し０印はＣＨ
イオン打込みの度を低くした場合の例（表のＢ）を示し
、これらを対比させている。
を行なった従来の場合の例（表のＡ）を示し０印はＣＨ
イオン打込みの度を低くした場合の例（表のＢ）を示し
、これらを対比させている。
第４図においては同じ口度のＣＩｌイオン打込みであっ
て拡散時間を変えた場合の例（表のＢとＣ）である。Ｏ
印は時間が短かくＯ印は時間が長い場合を示す。すなわ
ち、同図によれば拡散時間が短かい場合に比して拡散時
間が長い場合は、チャネル基体り度が低減されるととも
にチャネル長が伸びたことによってＡＳＣ）が改πフさ
れたことを示している。
て拡散時間を変えた場合の例（表のＢとＣ）である。Ｏ
印は時間が短かくＯ印は時間が長い場合を示す。すなわ
ち、同図によれば拡散時間が短かい場合に比して拡散時
間が長い場合は、チャネル基体り度が低減されるととも
にチャネル長が伸びたことによってＡＳＣ）が改πフさ
れたことを示している。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高耐圧パワーＭ Ｏ
Ｓ Ｆ Ｅ Ｔに適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、高耐圧用Ｍ
ＯＳ Ｆ Ｅ Ｔなどに適用できる。
をその背景となった利用分野である高耐圧パワーＭ Ｏ
Ｓ Ｆ Ｅ Ｔに適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、高耐圧用Ｍ
ＯＳ Ｆ Ｅ Ｔなどに適用できる。
第１図は本発明による一実施例であって高耐圧パワー縦
形のｎチャネルＭＯ８ＦＥＴの要部断面図である。 示す特性曲線図である。 第３図及び第４図は基体濃度とチャネル長の異なる素子
におけるＤ Ｃ−Ａ Ｓ−０を測定した結果を示すｌｉ
イ性凸曲線図ある。 １・・弓１凰Ｓｉ基体（ドレイン）、２・・・ｎ 型拡
散層、３・・・ドレイン電極、４・・・ｐ型領域（チャ
ネル部）、５・・・ゲート絶縁膜（８ｉ０２）、６・・
・ゲート電極（ポリ８ｉ）、７・・・ｎ 型領域（ソー
ス）、８・・・ＳｉＯ，ｇ、９・・・フィールドＳ ｉ
０２膜、１０・・・ソース電極（ＡＬ）。 代理人 弁理士 高 橋 明 夫 第 ２ 図 第 ３ 図 ＶＯ２（ｖ） 第 ４ 図
形のｎチャネルＭＯ８ＦＥＴの要部断面図である。 示す特性曲線図である。 第３図及び第４図は基体濃度とチャネル長の異なる素子
におけるＤ Ｃ−Ａ Ｓ−０を測定した結果を示すｌｉ
イ性凸曲線図ある。 １・・弓１凰Ｓｉ基体（ドレイン）、２・・・ｎ 型拡
散層、３・・・ドレイン電極、４・・・ｐ型領域（チャ
ネル部）、５・・・ゲート絶縁膜（８ｉ０２）、６・・
・ゲート電極（ポリ８ｉ）、７・・・ｎ 型領域（ソー
ス）、８・・・ＳｉＯ，ｇ、９・・・フィールドＳ ｉ
０２膜、１０・・・ソース電極（ＡＬ）。 代理人 弁理士 高 橋 明 夫 第 ２ 図 第 ３ 図 ＶＯ２（ｖ） 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレインとして、その表面
の一部に第２導電型領域が形成され、この第２導電型領
域の表面の一部に高濃度第１導電型領域がソースとして
形成され、ソース・ドレイン間の第２導電型領域をチャ
ネル部としてこの上に絶縁膜を介してゲー）ｆｆｉ！が
形成され、上記ゲート電極への電圧印加によってソース
・ドレイン間の電流を制御する絶縁ゲート形半導体装置
であって、上記チャネル部の長さは少なくとも１０μｍ
以上に形成され、第１導電型基体の不純物濃度が３．５
Ｘ １０ ” （１／ ｃｎ）以下であるとともに、
チャネル部となる第２導電型領域の不純物濃度が１．２
Ｘ １０１７ （１／ｄ）以下であることを特徴とする
高耐圧絶縁ゲート形半導体装置。 ２、第１導電型半導体基体はｎ型シリコン結晶からなり
第２導電型領域はｐ型頭域である特許請求の範囲第１項
記載の高耐圧絶縁ゲート形半導体装舒。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151545A JPS6043862A (ja) | 1983-08-22 | 1983-08-22 | 高耐圧絶縁ゲ−ト形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151545A JPS6043862A (ja) | 1983-08-22 | 1983-08-22 | 高耐圧絶縁ゲ−ト形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043862A true JPS6043862A (ja) | 1985-03-08 |
Family
ID=15520851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151545A Pending JPS6043862A (ja) | 1983-08-22 | 1983-08-22 | 高耐圧絶縁ゲ−ト形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682195A (en) * | 1985-09-30 | 1987-07-21 | General Electric Company | Insulated gate device with configured emitter contact pad |
| WO1993011567A1 (en) * | 1991-11-25 | 1993-06-10 | Harris Corporation | Power fet with shielded channels |
| JPH0832060A (ja) * | 1994-07-13 | 1996-02-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| EP0622853B1 (en) * | 1993-04-02 | 2003-02-12 | Denso Corporation | Insulated gate bipolar transistor |
-
1983
- 1983-08-22 JP JP58151545A patent/JPS6043862A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682195A (en) * | 1985-09-30 | 1987-07-21 | General Electric Company | Insulated gate device with configured emitter contact pad |
| WO1993011567A1 (en) * | 1991-11-25 | 1993-06-10 | Harris Corporation | Power fet with shielded channels |
| US5243211A (en) * | 1991-11-25 | 1993-09-07 | Harris Corporation | Power fet with shielded channels |
| EP0622853B1 (en) * | 1993-04-02 | 2003-02-12 | Denso Corporation | Insulated gate bipolar transistor |
| JPH0832060A (ja) * | 1994-07-13 | 1996-02-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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