JPS6043770A - Sub-processor unit communication method - Google Patents
Sub-processor unit communication methodInfo
- Publication number
- JPS6043770A JPS6043770A JP15229483A JP15229483A JPS6043770A JP S6043770 A JPS6043770 A JP S6043770A JP 15229483 A JP15229483 A JP 15229483A JP 15229483 A JP15229483 A JP 15229483A JP S6043770 A JPS6043770 A JP S6043770A
- Authority
- JP
- Japan
- Prior art keywords
- main
- sub
- processor unit
- command
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title description 14
- 230000015654 memory Effects 0.000 claims description 27
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、サブ・プロセッサ・ユニット通信方式に係り
、特に、メインＣＰＵがサブＣＰＵに起＠ｂ’ｃ指示す
るためのレジスタ全段けることによって、・サブＣＩ’
Ｕの通信のためのメイン・バス専有時間を少なくするよ
うにしたサブ・プロセッサ・ユニット通信方式に関する
ものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a sub-processor unit communication method, and in particular, the present invention relates to a sub-processor unit communication method, and in particular, by providing all stages of registers for the main CPU to instruct the sub-CPU to wake up. ,・Sub CI'
This invention relates to a sub-processor unit communication system that reduces the main bus exclusive time for U communication.
メインＣＰＵとメインＣＰＵからの指示に従って特定の
処理を行うサブＣＰＵとを備える計算機システムにおい
て、メインＣＰＵがサブＣＰＵに起動を指示するための
サブＣ、Ｐ Ｕ通信方式として、従来は１■ メインＣ
ＰＵとサブＣＰＵ間の通信のために１メイン・メモリに
メインＣＰＵが起動を指示するためのフラグをセットす
る方式や１■メインＣＰＵがサブＣＰＵに割込むことに
よって起動全指示する方、式等がある。しかし、前者の
■の方式では、サブＣＰＵがコマンド待ちのときにはメ
イン・メモリの起動フラグ全リードするために、メイン
・バスを使用することになり、メインＣＰＵのバス専有
率が減少するという欠点がおり、後者の■の方式では、
サブＣＰＵ側にも割込み制御回路が必要になるために、
コストが高くなるという欠点がおる。In a computer system equipped with a main CPU and a sub-CPU that performs specific processing according to instructions from the main CPU, the sub-C and PU communication methods used by the main CPU to instruct the sub-CPU to start up have traditionally been 1■ Main C
For communication between the PU and the sub-CPU, 1) A method of setting a flag in the main memory for the main CPU to instruct startup, 1) A method in which the main CPU instructs the sub-CPU to start up by interrupting the sub-CPU, etc. There is. However, in the former method (■), when the sub CPU is waiting for a command, the main bus is used to read all the startup flags in the main memory, which has the disadvantage that the bus occupancy rate of the main CPU decreases. However, in the latter method ■,
Since an interrupt control circuit is also required on the sub CPU side,
The disadvantage is that the cost is high.
本発明は、上記の考察に基づ（ものでろって、メインＣ
ＰＵとサブＣＰＵとの通信のためのサブＣＰＵのメイン
・バス専有率を減らし、且つ通信のためのインターフェ
ース回路を簡単化したサブ・プロセッサ・ユニット通信
方式全提供すること全目的とするものでおる。The present invention is based on the above considerations (main C
The overall purpose of this invention is to provide a complete sub-processor unit communication system that reduces the main bus occupation rate of the sub-CPU for communication between the PU and the sub-CPU, and simplifies the interface circuit for communication. .
そのために本発明のサブ・プロセッサ・ユニット通信方
式は、メイン・プロセッサ・ユニット、メイン・メモリ
、サブ・プロセッサ・ユニット、及びローカル・メモリ
金偏え、上記メイン・プロセッサ・ユニットからの起動
の指示に従って上記サブ・プロセッサ・ユニットが所定
の処理を実行するようになった計算機システムにおいて
、コマンド・レジスタと割込みレジスタと金設けると共
に、上記メイン・プロセッサ・ユニットは、上記サブ・
プロセッサ・ユニットに処理全依頼する必要が生じると
、上記メイン・メモリにコマンドとデータ全用意して上
記処理上依頼することを示す情報全上記コマンド・レジ
スタにセットするように構成され、上記サブ・プロセッ
サ・ユニットは一上記メイン・プロセッサ・ユニットか
らのコマンド待ちの状態ではローカル・ノ（ス全通して
上記コマンド・レジスタをリードし、上記コマンド・レ
ジスタがセットされると、メイン・）くス全通して上記
メイン・メモリ全リードし、上記ローカル・メモリを使
用して依頼された処理を実行し、当該処理が終了すると
、上記メイン・メモリに処理結果をライトし、上記処理
が終了したことを示す情報を上記割込みレジスタにセッ
トして上記メイン・プロセッサ・ユニットに割込みをか
けることによって処理の終了を通知するように構成され
たこと全特徴とするものである。To this end, the sub-processor unit communication method of the present invention distributes information among the main processor unit, main memory, sub-processor unit, and local memory according to the startup instructions from the main processor unit. In a computer system in which the sub-processor unit executes predetermined processing, the main processor unit has a command register, an interrupt register, and a memory.
When it becomes necessary to request all processing to the processor unit, all commands and data are prepared in the main memory, and all information indicating that the processing is to be requested is set in the command register, and the sub-processor unit is configured to When the processor unit is waiting for a command from the main processor unit, it reads the command register through the local register, and when the command register is set, it reads the command register from the main processor unit. It reads all of the above main memory through the main memory, executes the requested process using the above local memory, and when the process is completed, writes the process result to the main memory and indicates that the above process has finished. The present invention is characterized in that it is configured to notify the end of processing by setting information indicated in the interrupt register and interrupting the main processor unit.
以下、本発明の実施例を図面全参照しつつ説明するＯ
第′１図は本発明の１実施例システム構成を示す図、第
２図は本発明で使用される各レジスタの具体的な１実施
例構成を示す図でおる。図において、ｌはメインＣＰＵ
（メイン・プロセッサ・ユニット）、２はサブＣＰＵ、
３はメイン・メモリ、４はローカル・メモリ、５はコマ
ンド・レジスタ、６はサブＣＰＵ割込みレジスタ、７は
メイン・バス、８はサブＣＰＵローカル・バス、５１と
６３はＤ−ＦＦ、５２と６４はアンド・ゲート、５３と
６１は３ステート・バッファ、６２はＪＫ−ＦＦを示す
。Hereinafter, embodiments of the present invention will be explained with reference to all the drawings. Figure 1 is a diagram showing a system configuration of an embodiment of the present invention, and Figure 2 is a diagram showing a specific configuration of each register used in the present invention. This is a diagram showing the configuration of an embodiment. In the figure, l is the main CPU
(main processor unit), 2 is sub CPU,
3 is main memory, 4 is local memory, 5 is command register, 6 is sub CPU interrupt register, 7 is main bus, 8 is sub CPU local bus, 51 and 63 are D-FF, 52 and 64 is an AND gate, 53 and 61 are 3-state buffers, and 62 is a JK-FF.
本発明は、メインＣＰＵがサブＣＰＵに割込むことによ
ってサブＣＰＵに起動を指示する方式が、サブＣＰＵの
メイン・バスの専有率？少なくする利点を有するという
点に着目し、サブＣＰＵ側の割込み制御回路の部分をコ
マンド・レジスタにすることによって、低コストで比較
的高速にサブＣＰＵに起動？指示するようにしたもので
ある。In the present invention, the method in which the main CPU instructs the sub CPU to start by interrupting the sub CPU is based on the exclusive use rate of the main bus of the sub CPU. Focusing on the advantage of reducing the number of CPUs, by using the interrupt control circuit on the sub-CPU side as a command register, it is possible to start up the sub-CPU relatively quickly at low cost. It was designed to give instructions.
第１図において、メインＣＰＵ１は、メイン・バス７全
通してメイン・メモリ３全リード／ライトしたり、コマ
ンド・レジスタ５をライトしたり、サブＣＰＵ割込みレ
ジスタ６全リードしたりすることができる。また、サブ
ＣＰＵ２は、サブＣＰＵローカル・バス８を通してロー
カル・メ七り４をリード／ライトしたり、コマンド・レ
ジスタ５をリードしたり、サブＣＰＵ割込みレジスタ６
にうイトしたりすることができる。更にサブＣＰＵ２は
、メイン・バス７全通してメイン・メモリ３をリード／
ライトすることもできる。In FIG. 1, the main CPU 1 can read/write the entire main memory 3, write the command register 5, and read the entire sub CPU interrupt register 6 through the main bus 7. The sub CPU 2 also reads/writes the local memory 4 through the sub CPU local bus 8, reads the command register 5, and reads the command register 5, and the sub CPU interrupt register 6.
You can make yourself laugh. Furthermore, the sub CPU 2 reads/reads the main memory 3 through the entire main bus 7.
It can also be written.
サブＣＰＵ２は、メインＣＰＵＩからのコマンド待ちの
状態では、コマンド・レジスタ５全サブＣＰＵローカル
・バス８全通して常にリードしている。メインＣＰＵ１
は、サブＣＰＵ２に処理全依頼する必要が起こると、メ
イン・メモリ３にコマンド名とデータを用意し、コマン
ド・レジスタ５に１”をセットする。するとサブＣＰＵ
２はメイン・バス７を使用してメイン・・メモリ３Ｘｔ
″リードし、ローカル・メモリ４全使用して依頼された
仕事を実行する。次に、処理が終了すると、サブＣＰＵ
２は、メイン・メモリ３に結果をライトし、サブＣＰＵ
割込みレジスタ６に″ｌ″全ライトしてメインＣＰＵ１
に割込むことによって処理の終了を知らせる。また、サ
ブＣＰＵ２がサブＣＰＵ割込みレジスタ６に１”をライ
トすると同時に、コマンド・レジスタ５はリセットされ
て０”になる。When the sub CPU 2 is waiting for a command from the main CPU I, it always reads all command registers 5 and all sub CPU local buses 8. Main CPU1
When it becomes necessary to request all processing to the sub CPU 2, it prepares the command name and data in the main memory 3 and sets 1" in the command register 5. Then, the sub CPU
2 uses main bus 7 to connect main memory 3Xt
” reads and executes the requested work using all 4 local memories.Next, when the processing is finished, the sub CPU
2 writes the result to the main memory 3, and the sub CPU
Write all "l" to interrupt register 6 and main CPU1
The end of processing is notified by interrupting. Further, at the same time that the sub CPU 2 writes 1'' to the sub CPU interrupt register 6, the command register 5 is reset to 0''.
本発明で使用される各レジスタの具体的な１実施例構成
を示したのが第２図である。第２図において、コマンド
・レジスタ５は、Ｄ−ＦＦ５１とアンド・ゲート５２と
３ステート・バッファ５３と全盲するものであり、サブ
ＣＰＵからのコマンド・レジスタ・リード・コマンド：
）ＫＣＯＭＲＣが３ステート・バッファ５３のゲートに
供給され、メインＣＰＵからのコマンド・レジスタ・ラ
イト・コマンド＊ＣＯＭＷＣがＤ−ＦＦ５１のクロック
端子に供給され、メイン・バスからの信号ＭＢφがＤ−
ＦＦ５１のＤ端子に供給され、３ステート・バッファ５
３からローカル・バスへ信号ＬＢφが出力される。そし
て、Ｄ−ＦＦ５１のＱ端子は３ステート・バッファの入
力端子に接続され、Ｄ−ＦＦ５１のクリア端子はアンド
・ゲート５２の出力端子が接続され、アンド・ゲート５
２の入力端子には初期化信号＊ＩＮＩＴとサブＣＰＵ割
込みしジスタ６からのリセット信号が供給される。また
サブＣＰＵ割込みレジスタ６は、３ステート・バ １ツ
フア６１とＪＫ−ＦＦ６２と１）−ＦＦ６３とアンド・
ゲート６４とを有するものであり、メインＣＰＵからの
サブＣＰＵ割込みレジスタ・リード・コマン）”ＸＩＲ
ＲＣが３スｆ−）・バックアロ１のゲートとＤ−ＦＦ６
３のクロック端子に供給され、サブＣＰＵからのインタ
ーラブド・リクエスト・コマンド＊ＩＲＲＱがＪＫ−Ｆ
Ｆ６２のクロック端子に供給され、ローカル・バスから
の信号 。FIG. 2 shows a specific embodiment of the configuration of each register used in the present invention. In FIG. 2, the command register 5 is completely blind with the D-FF 51, AND gate 52, and 3-state buffer 53, and the command register read command from the sub CPU:
) KCOMRC is supplied to the gate of the 3-state buffer 53, the command register write command *COMWC from the main CPU is supplied to the clock terminal of the D-FF 51, and the signal MBφ from the main bus is supplied to the D-
Supplied to the D terminal of FF51, 3-state buffer 5
3 outputs a signal LBφ to the local bus. The Q terminal of D-FF51 is connected to the input terminal of the 3-state buffer, and the clear terminal of D-FF51 is connected to the output terminal of AND gate 52.
The initialization signal *INIT and the sub CPU interrupt signal and the reset signal from the register 6 are supplied to the input terminal 2. Furthermore, the sub CPU interrupt register 6 is connected to the 3-state buffer 61, JK-FF62, 1)-FF63, and AND.
It has a gate 64 and a sub CPU interrupt register read command) from the main CPU.
RC is 3sf-), back arrow 1 gate and D-FF6
The interwoven request command *IRRQ from the sub CPU is supplied to the JK-F clock terminal.
A signal from the local bus that is fed to the clock terminal of F62.
ＬＢφがＪＫ−ＦＦ６２のＪ端子に供給され、３ステー
ト・バッファ６１からメイン・バスへ信号ＭＢφが出力
されると共にＪＫ−ＦＦ６２のＱ端子からメイン・バス
へ信号ＩＲが出力される。更に、ＪＫ−ＦＦ６２は、Ｑ
端子がＤ−ＦＦ６３のＤ端子とクリア端子に接続され、
Ｑ端子が３ステート・バッファ６１の入力端子とアンド
・ゲート５２の入力端子（リセット信号として供給され
る）に接続され、クリア端子がアンド・ゲート６４の出
力端子に接続される。アンド・ゲート６４の入力端子は
、初期化信号＊ＩＮＩＴとＤ−ＦＦ６３のＱ出力信号が
供給される。LBφ is supplied to the J terminal of the JK-FF 62, a signal MBφ is output from the 3-state buffer 61 to the main bus, and a signal IR is output from the Q terminal of the JK-FF 62 to the main bus. Furthermore, JK-FF62 has Q
The terminal is connected to the D terminal and clear terminal of D-FF63,
The Q terminal is connected to the input terminal of 3-state buffer 61 and the input terminal of AND gate 52 (supplied as a reset signal), and the clear terminal is connected to the output terminal of AND gate 64. The input terminal of the AND gate 64 is supplied with the initialization signal *INIT and the Q output signal of the D-FF 63.
以上のような構成の回路において、初期化信号＊ＩＮＩ
Ｔ’にＬ″にすることにより初期状態にする。初期状態
では、Ｄ−ＦＦ５１のＱがＨ”であり、３ステート・バ
ッファ５３全通してサブＣＰＵローカル・バスに出力さ
れる信号ＬＢφ（ビットφの信号）は”Ｌ”になる。ま
た、ＪＫ−ＦＦ６２のＱ、Ｑは夫々″Ｌ”、”Ｈ”であ
り、３ステート・バッファ６１全通してメイン・バスに
出力されるＭＢφは′Ｌ”になり、信号ｌ１ｌ（インタ
ーンブト）も”Ｌ”になる。そして、ＪＫ−ＦＦ６２の
ＱがＬ”であるため、Ｄ−ＦＦ６３はリセットされてＱ
は”Ｈ”である。この初期状態で、サブＣＰＵは、コマ
ンド・レジスタ・リード・コマンド＊ＣＯＭＲＣ’を発
行してコマンド・レジスタ５全常にリードしている。In the circuit configured as above, the initialization signal *INI
The initial state is set by setting T' to L". In the initial state, the Q of the D-FF 51 is H", and the signal LBφ (bit φ signal) becomes "L". Furthermore, Q and Q of the JK-FF62 are "L" and "H", respectively, and MBφ, which is output to the main bus through the entire 3-state buffer 61, becomes "L", and the signal l1l (internbutton) is output to the main bus. Also, since the Q of JK-FF62 is “L”, the D-FF63 is reset and the Q
is "H". In this initial state, the sub CPU issues a command register read command *COMRC' and constantly reads all command registers 5.
そこで、メインＣＰＵがサブＣＰＵに処理全依頼する必
要が発生すると、メインＣＰＵは、信号ＭＢφをＨ”に
してコマンド・レジスタ・ライ） ・コ−ｒｙ ド＊、
ＣＯＭＷＣｋ発行Ｌ”？：Ｄ−ＦＦ ５１のＱ’に′Ｌ
”にする。これによりサブＣＰＵは、コマンド・レジス
タ５がＨ″になったこと全認識して処理を開始する。サ
ブＣＰＵは、処理を終了すると、信号ＬＢｄｆｒ”Ｈ”
にしてインターラット・リクエスト・コマンド＊ＩＲＲ
Ｑ’ｔ−発行してＪＫ−ＦＦ６２のＱ、Ｑを夫々”Ｈ”
、Ｌ″にする。これにより、信号ＩＲはＨＩ＋になり割
込みがメインＣＰＵに発生する。またＪＫ−ＦＦ６２の
ＱがＬ”になったことによりコマンド・レジスタ５はリ
セットされろ。メインＣＰＵが割込み処理ルーチンの中
でサブＣＰＵ割込レジスタ・リード・コマンド”）ｌｃ
ＩＲＲｃｋ発行することによりＤ−ＦＦ６３のＱはＬ”
になり、ＪＫ−ＦＦ６２とＩ）−ＦＦ’ｔリセットし、
初期状態に戻る。Therefore, when it becomes necessary for the main CPU to request all processing to the sub CPU, the main CPU sets the signal MBφ to "H" and writes the command register.
COMWCk issue L”?: D-FF 51 Q' to 'L'
The sub CPU recognizes that the command register 5 has become H'' and starts processing. When the sub CPU finishes processing, the signal LBdfr is “H”.
Interrat request command *IRR
Issue Q't- and set Q and Q of JK-FF62 to "H" respectively.
, L''. As a result, the signal IR becomes HI+ and an interrupt is generated in the main CPU. Also, as the Q of the JK-FF 62 becomes L'', the command register 5 is reset. The main CPU executes the sub CPU interrupt register read command in the interrupt handling routine.
By issuing IRRck, Q of D-FF63 becomes L”
, reset JK-FF62 and I)-FF't,
Return to initial state.
以上の説明から明らかなように、本発明によれば、サブ
ＣＰＵがコマンド待ちの状態で１トユ、メイン・バス全
使用しないために、メインＣＰＵはメイン・バス塗専用
でき、高速に動作できる。また・サブＣＰＵに起動を指
示するためのハードウェア量を少なくすることができる
。As is clear from the above description, according to the present invention, since the sub CPU does not use the entire main bus for one time while waiting for a command, the main CPU can be used exclusively for main bus painting, and can operate at high speed. Also, the amount of hardware required to instruct the sub CPU to start can be reduced.
第１図は本発明の１実施例システム構成金示す図、第２
図は木兄、明で使用される各レジスタの具体的な１実施
例構成を示す図である。
１・・・メインＣＰＵ （メイン・プロセッサ・ユニッ
ト）、２・・・サブＣＰＵ、３・・・メイン・メモリ、
４・・・ローカル・メモリ、５・・・コマンド−レジス
タ、６・・・サブＣＰＵ割込みレジスタ、７・・・メイ
ン・バス、８・・・サブＣＰＵローカル・パス、５１（
！：６３・・・Ｄ−ＦＦ、５２と６４・・・アンド・ゲ
ート、５３と６１は３ステート・バッファ、６２・・・
ＪＫ−ＦＦ。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部
□FIG. 1 is a diagram showing the system configuration of one embodiment of the present invention, and FIG.
The figure is a diagram showing a concrete embodiment of the configuration of each register used in Kinoi and Akira. 1... Main CPU (main processor unit), 2... Sub CPU, 3... Main memory,
4...Local memory, 5...Command register, 6...Sub CPU interrupt register, 7...Main bus, 8...Sub CPU local path, 51 (
! :63...D-FF, 52 and 64...AND gate, 53 and 61 are 3-state buffers, 62...
JK-FF. Patent applicant: Fujitsu Limited Representative Patent Attorney: Yobe Kyotani□
Claims (1)
・プロセッサ・ユニット、及びローカル・メモリを備え
、上記メイン・プロセッサ・ユニットからの起動の指示
に従りて上記サブ・プロセッサ・ユニットが所定の処理
全実行するようになった計算機システムにおいて、コマ
ンド・レジスタと割込みレジスタとを設けると共に、上
記メイン・プロセッサ・ユニットは、上記サブ・プロセ
ッサ・ユニットに処理を依頼する必要が生じると１上記
メイン・メモリにコマンドとデータを用意して上記処理
を依頼すること全示す情報全上記コマンド・レジスタに
セットするように構成され、上記サブ・プロセッサ・ユ
ニットは、上記メイン・プロセッサ・ユニットからのコ
マンド待ちの状態ではローカル・バスを通して上記コマ
ンド・レジスタ全リードし１上記コマンド・レジスタが
セットされると１メイン・バスｗＡして上ａ己メイン・
メモリをリードし、上記ローカル・メモリケ使用して依
頼された処理？実行し、当該処理が終了すると、上記メ
イン・メモリに処理結果をライトし、上記処理が終了し
たこと全示す情報を上記割込みレジスタにセットして上
記メイン・プロセッサ・ユニットに割込みをかけること
によって処理の終了全通知するように′Ｉｎ成されたこ
と全特徴とするサブ・プロセッサ・斗ニット通信方式。Main processor unit 1 includes a main memory, a sub-processor unit, and a local memory, and the sub-processor unit executes all predetermined processing according to the startup instructions from the main processor unit. In today's computer systems, a command register and an interrupt register are provided, and when the main processor unit needs to request processing to the sub-processor unit, it sends a command to the main memory. The sub-processor unit is configured to set all the information indicating the above-mentioned command register to prepare the data and request the above-mentioned processing, and when the sub-processor unit is waiting for a command from the main processor unit, the・Read all of the above command registers through the bus, and when the above command register is set, 1 main bus wA is sent to the upper main bus.
Read the memory and perform the requested processing using the above local memory que? When the processing is completed, the processing result is written to the main memory, information indicating that the processing has been completed is set in the interrupt register, and the main processor unit is interrupted. A sub-processor-to-unit communication system has been developed to notify all users of the termination of the sub-processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229483A JPS6043770A (en) | 1983-08-19 | 1983-08-19 | Sub-processor unit communication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229483A JPS6043770A (en) | 1983-08-19 | 1983-08-19 | Sub-processor unit communication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043770A true JPS6043770A (en) | 1985-03-08 |
| JPS6411984B2 JPS6411984B2 (en) | 1989-02-28 |
Family
ID=15537381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15229483A Granted JPS6043770A (en) | 1983-08-19 | 1983-08-19 | Sub-processor unit communication method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043770A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260263A (en) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | Program control method using multiprocessor |
| JP2006280474A (en) * | 2005-03-31 | 2006-10-19 | Daiman:Kk | Put-out control technique for game machine |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1983
- 1983-08-19 JP JP15229483A patent/JPS6043770A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260263A (en) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | Program control method using multiprocessor |
| JP2006280474A (en) * | 2005-03-31 | 2006-10-19 | Daiman:Kk | Put-out control technique for game machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411984B2 (en) | 1989-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6131127A (en) | I/O transactions on a low pin count bus | |
| JP2573566B2 (en) | Bus converter | |
| JP3580630B2 (en) | System for managing power consumption and method for managing power supply | |
| US5848279A (en) | Mechanism for delivering interrupt messages | |
| KR900004006B1 (en) | Micro processor system | |
| US5283872A (en) | SCSI device having transfer parameter storage memory blocks which correspond to each apparatus | |
| EP1021756A1 (en) | Direct memory access (dma) transactions on a low pin count bus | |
| JPH11238030A (en) | Pci-pci bridge and its fast-in fast-out memory | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| US20030217218A1 (en) | Interface for devices having different data bus widths and data transfer method using the interface | |
| JPS6043770A (en) | Sub-processor unit communication method | |
| US7689991B2 (en) | Bus management techniques | |
| JP3431025B2 (en) | Data transfer system | |
| US6085271A (en) | System bus arbitrator for facilitating multiple transactions in a computer system | |
| US7694004B2 (en) | Bit-granular writes of control registers | |
| US5379403A (en) | Method and interface adapter for interfacing an ISA board to an MCA system by the issuance of an ILLINI-CDCHRDY signal from the interface adapter | |
| JPH0962621A (en) | Computer system and command cycle switching method | |
| EP0766171A1 (en) | Information handling system including efficient power on initialization | |
| JP3028998B2 (en) | DMA transfer circuit | |
| JPH0330899B2 (en) | ||
| JPH04364558A (en) | Personal computer | |
| JPS6057456A (en) | Memory access device of microprocessor | |
| JPS6214866B2 (en) | ||
| JPH06187168A (en) | Interface register | |
| JPH04138545A (en) | Data transfer system |