JPS6043750A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に使用されるマイクロプログラム
制御装置に係り、特に個々のマイクロインストラクショ
ンを格納しているメモリを短時間にアクセスすることの
できる手段を備えたマイクロプログラム制御装置に関す
る。

〔従来技術〕

ｃｐｕ　（中央処理装置）内には、その内部に配置され
たＡＬ［Ｊ　（演算回路）やレジスフの動作を制御する
ための制御部が存在する。マイクロプログラムを格納す
るメモリ（マイクロプログラム格納メモリ）を備え、マ
イクロプログラムによってｎ；’Ｊ御される制御部を、
ここではマイクロプログラム制御装置と呼ぶことにする
。

さてマイクロプログラム制御装置では、マイクロプログ
ラム格納メモリから読み出されたマイクロインストラク
ション（マイクロ命令）をマイクロプログラム実行回路
に供給し、ここで命令の解読と実行を行う。このとき、
次にアクセスすべきアドレス（以下実行アドレスという
）が判明する。

この実行アドレスはマイクロプログラム実行回路に供給
され、次に読み出すべきマイクロインストラクションが
指定される。

第１図は従来のマイクロプログラム制御装置に用いられ
た１ワードのマイクロインストラクンヨンのフォーマッ
トを表わしたものである。この装置には３つのタイプの
マイクロインストラクションが用いられている。これら
のマイクロインストラクションはそれぞれのタイプを判
別させるだめのタイプ部Ｔを備えている。同図Δに示す
マイクロインストラクション１１は、このタイプ部Ｔと
オペランド部○Ｐから成り、レジスフ間の演算等を実行
する際に用いられる。同図Ｂに示すマイクロインストラ
クション１２は、タイプ部Ｔ１オペランド部ＯＰおよび
飛び先アドレス部ＪＡから構成され、条件ブランチを実
行する際に用いられる。

また同図Ｃに示すマイクロインストラクション〕３は、
タイプ部Ｔと飛び先アドレス８１３ｊΔから構成されて
おり、無条件ブランチを実行する際に用いられる。

これらのマイクロインストラクンヨン１１〜１３とアク
セスずべき実行アドレスの関係は次のとおりである。

ｔ　１’マイクロインストラクンヨン１１の場合には、
現在実行中のアドレスに＋１を加えたアドレスが実行ア
ドレスとなる。マイクロインストラクション１２の場合
には、条件フィードが指定する条件を満足したときと満
足しないときでアドレスが異なる。すなわち満足したと
きは飛び先アドレスＪＡが実行アドレスとなり、満足し
ないときには現在実行中のアドレスに＋１を加えたアド
レスが実行アドレスとなる。最後にマイクロインストラ
クンヨン１３の場合には、飛び先アドレスＪＡが実行ア
ドレスとなり、このアドレスに無条件にジャンプするこ
とになる。

ところでマイクロプログラムを用いたＣＰＵては、装置
の動作速度がマイクロプログラムの実行速度に依存する
。すなわちマイクロプロクラムの実行速度を速くするこ
とがＣＰＵの性能を向上させる重要な要因となる。とこ
ろが従来のマイクロプログラム制御装置では、既に説明
したように現在実行中のアドレスに１を加算して実行ニ
ドレスをめている。従ってこのための計算時間を必要と
し、これが性能向上を図るうえでの問題点となっている
。

第２図はこのような問題点を解決するものとして提案さ
れたマイクロプログラム制御装置の１ワードのマイクロ
インストラクションを表わしたもノテする。このマイク
ロインストラクンヨン１５はオペランド部○Ｐと飛び先
アドレス部ＪＡとにより構成されている。第３図をもと
にしてこの提案された装置の動作を説明する。同図の左
側に示したような流れに沿ってマイクロインストラクシ
ョンが実行されていくものとする。同図の右側はマイク
ロインストラクションΔ〜Ｄのそれぞれの構成を表わし
ている。

今、５１　ｎのワードＷ。のマイクロインストラクショ
ンＡが実行されると、その飛び先アドレスとＩ５ＪΔに
示された飛び先アドレス（ｎ＋１）によって、次のワー
ドＷ　、、＋　１　のマイクロインストラクションＢが
マイクロプロクラム実行回路（図示せず）に人力される
。マイクロインストラクションＢは条件ブランチの命令
であり、飛び先アドレス部ＪΔには条件が成立しない（
Ｎｏ）場合の実行アドレス（ｎ＋２）が記されている。

従って条件が成立しない場合にはこのワードＷ　ｎ　＋
　２　のマイクロインストラクションＣが読み出され、
実行される。

マイクロインストラクションＣには飛び先アドレスｎ＋
３が書き込まれているので、この次に更に次のワードＷ
　ｎ　＋　２　のマイクロインストラクションＥが読み
出されることになる。

一方、ワードＷ。＋１　のマイクロインストラクション
Ｂに示した条件が成立した（ＹＥＳ）場合には、飛び先
アドレス（ｎ＋１）にマイクロプログラムの実行結果を
論理和した値ｍが実行アドレスとなる。従ってこの場合
には′ｆＪｉ、　ｍのワードＷ、のマイクロインストラ
クンヨンＤが読み出され、実行される。そして次のステ
ップで次のワードＷ□１　のマイクロインストラクショ
ンＦが読み出され、実行される。

この提案されたマイクロプロクラム制御装置によれば実
行アドレスをめるだめの加算動作が不要となるので、実
効速度が極めて高速となる。しかしながらマイクロイン
ストラクションの飛び先アドレスＪＡは、この場合全ア
ドレスをアクセスするのに十分なアドレスとなっている
。従って飛び先アドレスＪＡのために多くのビットを必
要とし、マイクロインストラクションを格納するメモリ
として大容量のものを必要とするという欠点があった０ 〔発明の目的〕 本発明はこのような事情に鑑み、マイクロインストラク
ションを格納するメモリとして大容量のものを必要とせ
ず、しかも実行速度の速いマイクロプログラム制御装置
を提供することをその目的とする。

〔発明の構成〕

本発明では複数のマイクロインストラクションと１つの
飛び先アドレス（ＮＥＸＴ　ΔＤＤＲ−ＥＳＳ）で１ワ
ードのマイクロインストラクションを構成させ、これら
のマイクロインストラクションをマイクロプログラム実
行回路で順次実行させる。そして１ワードの最後のマイ
クロインストラクションの実行結果と飛び先アドレスの
論理和をとって、次にアクセスすべきアドレス（実行ア
ドレス）を決定する。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第４図は本実施例のマイクロプログラム制御装置を表わ
したものである。この装置は、マイクロプログラムを格
納する格納用メモリ２１、読み出されたマイクロインス
トラクションをラッチするラッチ回路２２およびマイク
ロプログラムを実行するマイクロプログラム実行回路２
３といった一般的な素子あるいは回路の他に、論理和回
路２４、マイクロインストラクションの選択回路２５、
並びにマイクロインストラクションの指示を行うマイク
ロインストラクション指示部２６を備えている。

第５図はこの装置の格納用メモリ２１に格納されている
１ワードのマイクロインストラクション（以下単にワー
ドという）の構成を表わしたものである。ワード２８は
、第１および第２の２つのマイクロインストラクション
部Ｍｌ−ＬＭＩ−２と１つの飛び先アドレス部ＪΔによ
って構成されている。各マイクロインストラクション部
にはそれぞれ独立したマイクロインストラクションが書
き込まれている。

さて、マイクロインストラクション指示部２６内のクロ
ック発生回路２９は、個々のマイクロインストラクショ
ンを実行させるためのクロック信号３１を出力するよう
になっている。このクロック信号３１の論理を反転させ
た実行うロック３２（第６図ａ）は、マイクロプログラ
ム実行回路・２３とＤ型フリップフロップ回路３３の双
方のクロック人力となる。この結果、Ｄ型フリップフロ
ップ回路３３の出力端子Ｆからは、第６図すに示すよう
に実行うロック３２の立ち上がりに同期して立ち上がり
と立ち下がりを繰り返す分周出力３４が得られる。また
この分周出力３４とクロック信号３１のナンドをとるナ
ンド回路３５からは、分周出力３４と同一周期のラッテ
クロック３６（第６図Ｃ）が作成される。

格納用メモリ２１から読み出されたワード２８内の、第
１および第２のマイクロインストラクション部Ｍｌ−１
、Ｍ■−２に書き込まれた合計２つのマイクロインスト
ラクションは、ラッチクロツタ３６によってラッチ回路
２２にラッチされる。

選択回路２５は、分周出力・３４の論理状態に応じて、
これら２種類のマイクロインストラクションを１つずつ
選択する。そしてマイクロプログラム実行回路２３にこ
れらを順次供給し、実行させる。

一方、ワード２８内の飛び先アドレス部ＪＡは、論理和
回路２４に入力される。論理和回路２４では、マイクロ
プログラム実行回路２３の実行結果３８と飛び先アドレ
スとの論理和をとる。そしてこの結果得られたアドレス
３９をラッチクロック３６でラッチ回路２２にラッチさ
せる。そしてこれを実行アドレス４１として格納用メモ
リ２１．に供給し、次にアクセスすべきアドレスを指定
する。

第３図と対比させた第７図を用いて、このマイクロプロ
グラム制御装置の具体的な動作を説明する。本実施例で
は１ワードに２つのマイクロインストラクンヨンが含ま
れているので、第ｎのワードＷｌ、によってまずマイク
ロインストラクション△が実行され、続いて次のマイク
ロインストラクションＢが実行される。このワード■１
．．の飛び先アドレス部ＪΔには次のワードＷ　＋１　
＋　１　のアドレス（ｎ　＋１　）が書き込まれている
。従ってマイクロインストラクションＢ（条件ブランチ
の命令）で条件が成立しない（ＮＯ）場合には、実行結
果３８としてオール“Ｏ”のテ゛−夕が出力され、アド
レス（ｎ　＋１　）がそのまま実行アドレス４１となる
。この場合には第（ｎ＋１）のワードＷ、、。

が格納メモリ２１から読み出される。選択回路２５は分
周出力３４の指示によってまずマイクロインストラクシ
ョンＣをマイクロプログラド実行回路２３に供給し、こ
れを実行させろ。次に分周出力３４が反転すると、次の
マイクロインストラクンヨンＥがマイクロプログラム実
行回路２３に供給され、実行される。以下同様である。

一方、マイクロインストラクンヨンＢで条件が成立（Ｙ
ＥＳ）した場合には、実行結果３８として所定のデータ
が出力され、アドレスｎと論理和がとられてアドレスｍ
が決定される。この場合には第ｎのワードＷ７が格納メ
モリ２１から読み出され、マイクロインストラクション
ＤとマイクロインストラクションＦがこの順序で実行さ
れる。

以下同様である。

以上１ワードに２つのマイクロインストラクションが組
み込まれている場合について説明したが、３つ以上のマ
イクロインストラクションを１ワードに組み込むことも
可能である。第８図は第１〜第ｎのマイクロインストラ
クンヨン部Ｍ■−１〜Ｍ　Ｉ−ｎを（ｉｉｉｉえたワー
ドを表わしたものである。

飛び先アドレス部ＪΔは、第ｎのマイクロインストラク
ンヨン部Ｍ　Ｉ−ｎの後にただ１つ配置されている。こ
のようなマイクロプログラムを使用するマイクロプログ
ラム制御装置では、例えばリングカウンクを用いて各ワ
ード内の個々のマイクロインストラクションを択一的に
実行していく。そして飛び先ナトレス部ＪＡに示される
そのままのアドレスあるいは論理和によって加工された
アドレスを実行アドレスとして次のワードをアクセスす
ることになる。

〔発明の効果〕

以上説明したように本発明によれば１つのワードに複数
のマイクロインストラクションと１つの飛び先アドレス
が組み込まれているので、マイクロインストラクション
格納用のメモリの総容量を減少させることができるばか
りでなく、アドレスの加算処理を行う必要がないので見
かけ」−のマイクロプログラムの実行速度を高速化する
。従ってアクセス時間の遅い安価なメモリを使用しても
実行速度を低下させないという効果がある。

【図面の簡単な説明】

第１図および第２図は従来用いられたマイクロインスト
ラクションの構成を示す構成図、第３図は第２１ン１に
示した構成のマイクロインストラクションを用いたマイ
クロプログラムの流れを説明するだめの説明図、第４図
〜第７図は本発明の一実施例を説明するだめのもので、
第４図はマイクロプログラム制御装置のブロック図、第
５図はワードの構成を示す構成図、第６図はマイクロイ
ンストラクション指示部から出力される各種信号の波形
図、第７図はマイクロプログラムの流れを説明するだめ
の説明図、第８図はｎ個のマイクロインストラクンヨン
を組み込んだワードの構成を示す構成図である。 ２１・・・・・・格納用メモリ、 ２３・・・・・マイクロプログラム実行回路、２４・・
・・・論理和回路、 ２５・・・・・選択回路、 ＪΔ・・・・・飛び先アドレス、 ＭＩ・・・・マイクロインストラクンヨン、Ｗ・・・・
ワード。 出　願　人 富士セロツクス株式会社 代　理　人 弁理士　山　内　梅　卸

Claims (1)

【特許請求の範囲】
1. １ワードにｎ個のマイクロインストラクションと１つの
   飛び先アドレスを組み込んだマイクロプログラムを格納
   する格納手段と、この格納手段から読み出されたワード
   内の飛び先アドレスと先に実行されたマイクロインスト
   ラクションの実行結果とを論理和し前記格納手段から読
   み出す次のワードのアドレスを決定するアドレス決定手
   段と、読み出されたワード内の各マイクロインストラク
   ションを順次択一的に選択するマイクロインストラクシ
   ョン選択手段と、選択されたマイクロインストラクショ
   ンを実行するマイクロプログラム実行手段とを具備する
   ことを特徴とするマイクロプログラム制御装置。