JPS6043693B2 - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS6043693B2 JPS6043693B2 JP50115135A JP11513575A JPS6043693B2 JP S6043693 B2 JPS6043693 B2 JP S6043693B2 JP 50115135 A JP50115135 A JP 50115135A JP 11513575 A JP11513575 A JP 11513575A JP S6043693 B2 JPS6043693 B2 JP S6043693B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type
- load
- drive circuit
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳトランジスタを用いた駆動回路に関す
る。
る。
メモリの語線駆動用に用いられるＭＯＳトランジスタか
らなる駆動回路は、一般に第１図のように構成されてい
る。
らなる駆動回路は、一般に第１図のように構成されてい
る。
即ち、駆動用ＭＯＳトランジスタＱ、のゲートにはイン
バータ１１を介して入力信号が供給され、また負荷抵抗
としてのＭＯＳトランジスタＱ。には入力信号が直接供
給されるような、プッシュ・プル構成をとつている。通
常、駆動用ＭＯＳトランジスタＱ１にはエンハンスメン
ト（Ｅ）型が用いられるが、負荷用ＭＯＳトランジスタ
Ｑ２としては、Ｅ型、デプレション（Ｄ）型のどちらの
場合もある。ところで、負荷用ＭＯＳトランジスタＱ。
バータ１１を介して入力信号が供給され、また負荷抵抗
としてのＭＯＳトランジスタＱ。には入力信号が直接供
給されるような、プッシュ・プル構成をとつている。通
常、駆動用ＭＯＳトランジスタＱ１にはエンハンスメン
ト（Ｅ）型が用いられるが、負荷用ＭＯＳトランジスタ
Ｑ２としては、Ｅ型、デプレション（Ｄ）型のどちらの
場合もある。ところで、負荷用ＭＯＳトランジスタＱ。
がＥ型の場合、信号の伝播速度（立上り）が遅く、また
出力がアクティブ（’’１’’）のときに十分な出力レ
ベルが得られないという欠点がある。一方、負荷用ＭＯ
ＳトランジスタＱ２がＤ型の場合は、伝播速度は速く、
’’１’’レベルも十分出るが、’’０’’のときの消
費電力が大きいという難点がある。メモリの語線駆動回
路は語線の数だけ必要であり、しかもこの場合、複数の
駆動回路のうち、出力が“’１’’になるのは通常は１
個だけで残りは１’“ｏ’’になる。
出力がアクティブ（’’１’’）のときに十分な出力レ
ベルが得られないという欠点がある。一方、負荷用ＭＯ
ＳトランジスタＱ２がＤ型の場合は、伝播速度は速く、
’’１’’レベルも十分出るが、’’０’’のときの消
費電力が大きいという難点がある。メモリの語線駆動回
路は語線の数だけ必要であり、しかもこの場合、複数の
駆動回路のうち、出力が“’１’’になるのは通常は１
個だけで残りは１’“ｏ’’になる。
そして、駆動回路の消費電力の出力が’’０’’のもの
が出力’’１’’のものに比べて大きいから、多数の駆
動回路が並んだ場合、全体の消費電力は非常に大きいも
のとなる。従つて、特にメモリの語線駆動回路としては
、伝播速度も重門要であるが、メモリの規模が大きくな
る程、消費電力の小さいものが望まれることになる。こ
の発明は上記した点に鑑みてなされたものて、伝播速度
を損うことなく消費電力が低減化を図り、しかも十分な
出力レベルが得られるようにした、メモリの語線駆動用
として有用なＭＯＳトランジスタを用いた駆動回路を提
供するものである。この発明に係る駆動回路の一例を第
２図に示す。
が出力’’１’’のものに比べて大きいから、多数の駆
動回路が並んだ場合、全体の消費電力は非常に大きいも
のとなる。従つて、特にメモリの語線駆動回路としては
、伝播速度も重門要であるが、メモリの規模が大きくな
る程、消費電力の小さいものが望まれることになる。こ
の発明は上記した点に鑑みてなされたものて、伝播速度
を損うことなく消費電力が低減化を図り、しかも十分な
出力レベルが得られるようにした、メモリの語線駆動用
として有用なＭＯＳトランジスタを用いた駆動回路を提
供するものである。この発明に係る駆動回路の一例を第
２図に示す。
駆動用ＭＯＳトランジスタＱｌｌはｎチャネルのＥ型で
あつて、そのゲートと入力端の間にインバータ１１１を
介在させている。負荷抵抗は、２つのｎチャネルＭＯＳ
トランジスタＱ２ｌ，Ｑ２。を並列接続して構成し、か
つそれらのゲートは共通に入力端に接続している。これ
ら負荷用ＭＯＳトランジスタＱ２ｌ，Ｑ２２のうち、一
方のＭＯＳトランジスタＱ２ｌはチャネル幅の大きいＥ
型とし、他方のＭＯＳトランジスタＱ２２はチャネル幅
の小さいＤ型とするこのようにすれば、まずＤ型ＭＯＳ
トランジスタＱ２２が入つていることにより、出力゜“
１゛のレベルは十分大きくなる。
あつて、そのゲートと入力端の間にインバータ１１１を
介在させている。負荷抵抗は、２つのｎチャネルＭＯＳ
トランジスタＱ２ｌ，Ｑ２。を並列接続して構成し、か
つそれらのゲートは共通に入力端に接続している。これ
ら負荷用ＭＯＳトランジスタＱ２ｌ，Ｑ２２のうち、一
方のＭＯＳトランジスタＱ２ｌはチャネル幅の大きいＥ
型とし、他方のＭＯＳトランジスタＱ２２はチャネル幅
の小さいＤ型とするこのようにすれば、まずＤ型ＭＯＳ
トランジスタＱ２２が入つていることにより、出力゜“
１゛のレベルは十分大きくなる。
そして、“０゛のときの消費電力によいては、このＤ型
ＭＯＳトランジスタＱ２２のチャネル幅を小さくしたこ
とにより、十分小さくすることができる。一方、Ｄ型Ｍ
ＯＳトランジスタＱ２２の寸法を小さくしたことにより
伝播速度が遅くなるが、これはもう一方のＥ型ＭＯＳト
ランジスタＱ２ｌのチャネル幅を大きくしたことによリ
カバーすることができる。即ち、伝播速度を小さくする
ことなく、十分大きな出力レベルが得られ、また消費電
力も低減できる。以上のことを、第３図のタイムチャー
トを用い．て説明すると次のとおりである。
ＭＯＳトランジスタＱ２２のチャネル幅を小さくしたこ
とにより、十分小さくすることができる。一方、Ｄ型Ｍ
ＯＳトランジスタＱ２２の寸法を小さくしたことにより
伝播速度が遅くなるが、これはもう一方のＥ型ＭＯＳト
ランジスタＱ２ｌのチャネル幅を大きくしたことによリ
カバーすることができる。即ち、伝播速度を小さくする
ことなく、十分大きな出力レベルが得られ、また消費電
力も低減できる。以上のことを、第３図のタイムチャー
トを用い．て説明すると次のとおりである。
図に示すように、入力端Ｖｉにステップ状の“１゛信号
が入つたとき、負荷としてのＤ型ＭＯＳトランジスタＱ
２２のみを考えると、出力端ＶＯの電圧は曲線Ａのよう
になる。即ち寸法が小さいから立上りが遅いζが、定常
状態では十分な゜“１゛レベルまで出る。一方、Ｅ型Ｍ
ＯＳトランジスタＱ２ｌのみを考えた場合、曲線Ｂのよ
うに十分な出力レベルは出ないが、寸法を大きくしたこ
とにより立上りは速い。従つて、これらＤ型ＭＯＳトラ
ンジスタＱ２２とＥ型クＭＯＳトランジスタＱ２ｌが並
列に入つている実際の回路では、曲線Ｃのように立上り
が速く、しかも十分なレベルの゜“１゛出力が得られる
ことになる。第２図では、負荷用ＭＯＳトランジスタＱ
２ｌ，Ｑ２。
が入つたとき、負荷としてのＤ型ＭＯＳトランジスタＱ
２２のみを考えると、出力端ＶＯの電圧は曲線Ａのよう
になる。即ち寸法が小さいから立上りが遅いζが、定常
状態では十分な゜“１゛レベルまで出る。一方、Ｅ型Ｍ
ＯＳトランジスタＱ２ｌのみを考えた場合、曲線Ｂのよ
うに十分な出力レベルは出ないが、寸法を大きくしたこ
とにより立上りは速い。従つて、これらＤ型ＭＯＳトラ
ンジスタＱ２２とＥ型クＭＯＳトランジスタＱ２ｌが並
列に入つている実際の回路では、曲線Ｃのように立上り
が速く、しかも十分なレベルの゜“１゛出力が得られる
ことになる。第２図では、負荷用ＭＯＳトランジスタＱ
２ｌ，Ｑ２。
は別個に示してあるが、実際に集積回路として構成する
場合には、これらは一体的に作ることができ、構造的に
は従来の第１図の場合と殆んど変らないようにできる。
このようなり型ＭＯＳトランジスタＱ２。とＥ型ＭＯＳ
トランジスタＱ２ｌを一体的に構成するには第４図ａ−
ｃのようにすればよい。第４図ａは模式的な平面パター
ンであり、同図Ｂ，ｃはそれぞれａの■−Ｖ１■−『断
面フ図である。即ち、ｐ型Ｓｉ基板１を用いて、ｎ＋型
ソース領域２、ドレイン領域３を形成し、ゲート酸化膜
牡多結晶シリコンゲート電極５を設けてＥ型ｎチャネル
ＭＯＳトランジスタとする。そして、このようなＭＯＳ
トランジスタのチャネル領・域の両側端部を除く領域に
例えばイオン注入によりｎ型反転層６を形成して、Ｄ型
チャネルＭＯＳトランジスタのチャネル領域とする。７
はフィールド酸化膜、８はＣＶＤ酸化膜、９はアルミニ
ウム電極であつて、これらの構造は周知の方法により得
られる。
場合には、これらは一体的に作ることができ、構造的に
は従来の第１図の場合と殆んど変らないようにできる。
このようなり型ＭＯＳトランジスタＱ２。とＥ型ＭＯＳ
トランジスタＱ２ｌを一体的に構成するには第４図ａ−
ｃのようにすればよい。第４図ａは模式的な平面パター
ンであり、同図Ｂ，ｃはそれぞれａの■−Ｖ１■−『断
面フ図である。即ち、ｐ型Ｓｉ基板１を用いて、ｎ＋型
ソース領域２、ドレイン領域３を形成し、ゲート酸化膜
牡多結晶シリコンゲート電極５を設けてＥ型ｎチャネル
ＭＯＳトランジスタとする。そして、このようなＭＯＳ
トランジスタのチャネル領・域の両側端部を除く領域に
例えばイオン注入によりｎ型反転層６を形成して、Ｄ型
チャネルＭＯＳトランジスタのチャネル領域とする。７
はフィールド酸化膜、８はＣＶＤ酸化膜、９はアルミニ
ウム電極であつて、これらの構造は周知の方法により得
られる。
こうして、２個の負荷用ＭＯＳトランジスタＱ２ｌ，Ｑ
２２は、ソース領域・ドレイン領域およびゲート電極を
それぞれ共有した形で、通常の１個のＭＯＳトランジス
タ領域内に一体的に作られる。
２２は、ソース領域・ドレイン領域およびゲート電極を
それぞれ共有した形で、通常の１個のＭＯＳトランジス
タ領域内に一体的に作られる。
そして、ｎ型反転層６の幅を小さくすることによつて消
費電力を小さくすることができ、伝播速度は全体のチャ
ネル幅を大きくすることによつて十分速くすることがで
きる。また、Ｅ型ＭＯＳトランジスタのチャネル領域の
うちその両端部に余裕を持たせてイオン注入等によりＤ
型ＭＯＳトランジスタのチャネル領域を設けるので、こ
のＤ型ＭＯＳトランジスタのチャネル領域はイオン注入
等のマスク合せにずれがあつても、マスク精度で決まる
チャネル幅が確実に得られ、従つて設計通りの負荷特性
を確実に実現することができる。このため、駆動回路の
ロード側立上り特性を設計通りに実現することができ、
メモリの語線駆動回路として極めて有効である。なお、
この発明は上記実施例に限られるものではなく、種々変
形実施することができる。
費電力を小さくすることができ、伝播速度は全体のチャ
ネル幅を大きくすることによつて十分速くすることがで
きる。また、Ｅ型ＭＯＳトランジスタのチャネル領域の
うちその両端部に余裕を持たせてイオン注入等によりＤ
型ＭＯＳトランジスタのチャネル領域を設けるので、こ
のＤ型ＭＯＳトランジスタのチャネル領域はイオン注入
等のマスク合せにずれがあつても、マスク精度で決まる
チャネル幅が確実に得られ、従つて設計通りの負荷特性
を確実に実現することができる。このため、駆動回路の
ロード側立上り特性を設計通りに実現することができ、
メモリの語線駆動回路として極めて有効である。なお、
この発明は上記実施例に限られるものではなく、種々変
形実施することができる。
例えば負荷抵抗として並列接続して用いるＤ型ＭＯＳト
ランジスタとＥ型ＭＯＳトランジスタの寸法は、駆動回
路として要求される速度、消費電力等の特性に応じて適
宜選択することができる。
ランジスタとＥ型ＭＯＳトランジスタの寸法は、駆動回
路として要求される速度、消費電力等の特性に応じて適
宜選択することができる。
第１図は従来のＭＯＳトランジスタを用いた駆動回路の
一例を示す図、第２図はこの発明に係る駆動回路の一例
を示す図、第３図はその動作特性を説明するためのタイ
ムチャート、第４図ａ−ｃは第２図における負荷用ＭＯ
ＳトランジスタＱ２ｌ，Ｑ２２を一体的に構成した例で
ａは模式的平面図、Ｂ，ｃはそれぞれａのＩ−Ｖ，■一
■″断面図である。 Ｑｌｌ・・・・・・駆動用ＭＯＳトランジスタ（。
一例を示す図、第２図はこの発明に係る駆動回路の一例
を示す図、第３図はその動作特性を説明するためのタイ
ムチャート、第４図ａ−ｃは第２図における負荷用ＭＯ
ＳトランジスタＱ２ｌ，Ｑ２２を一体的に構成した例で
ａは模式的平面図、Ｂ，ｃはそれぞれａのＩ−Ｖ，■一
■″断面図である。 Ｑｌｌ・・・・・・駆動用ＭＯＳトランジスタ（。
Claims (1)
- １ Ｅ型ＭＯＳトランジスタからなるドライバとこれと
同じ導電チャネルのＥ型ＭＯＳトランジスタ及びＤ型Ｍ
ＯＳトランジスタを並列接続した負荷とを備え、上記ド
ライバとしてのＥ型ＭＯＳトランジスタのゲートに、上
記負荷としての各ＭＯＳトランジスタのゲートに加わる
電圧とは逆極性の電圧が印加される駆動回路であつて、
前記負荷としてのＥ型ＭＯＳトランジスタは一導電型半
導体層に互いに離隔した逆導電型のソース・ドレイン領
域を設け、これら両領域間のチャネル領域上にゲート絶
縁膜を介してゲート電極を設けて構成し、前記Ｄ型ＭＯ
Ｓトランジスタはソース・ドレイン領域およびゲート電
極をそれぞれ前記負荷としのＥ型ＭＯＳトランジスタの
ソース・ドレイン領域およびゲート電極と共有し、かつ
チャネル領域を前記負荷としてのＥ型ＭＯＳトランジス
タのチャネル領域のうちチャネル幅方向の両端部を除く
領域に局部的に設けた前記半導体層と逆の導電型層によ
り構成したことを特徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50115135A JPS6043693B2 (ja) | 1975-09-23 | 1975-09-23 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50115135A JPS6043693B2 (ja) | 1975-09-23 | 1975-09-23 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5239354A JPS5239354A (en) | 1977-03-26 |
| JPS6043693B2 true JPS6043693B2 (ja) | 1985-09-30 |
Family
ID=14655135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50115135A Expired JPS6043693B2 (ja) | 1975-09-23 | 1975-09-23 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043693B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53130987A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| US4295064A (en) * | 1978-06-30 | 1981-10-13 | International Business Machines Corporation | Logic and array logic driving circuits |
| JPS5527681A (en) * | 1978-08-19 | 1980-02-27 | Mitsubishi Electric Corp | Field effect transistor |
| JPS5558575A (en) * | 1978-10-26 | 1980-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS55115721A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Integrated circuit device |
| US4489246A (en) * | 1980-12-24 | 1984-12-18 | Fujitsu Limited | Field effect transistor logic circuit having high operating speed and low power consumption |
| JPS57106234A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Logical operation circuit |
| JPS57106235A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Logical operation circuit |
| JPS57195386A (en) * | 1981-05-25 | 1982-12-01 | Toshiba Corp | Dynamic type semiconductor storage device |
| EP0082999B1 (en) * | 1981-12-28 | 1989-03-01 | Thomson Components-Mostek Corporation | Speed-power scaling for mos circuit |
| JPH0722261B2 (ja) * | 1984-12-03 | 1995-03-08 | 沖電気工業株式会社 | Ｍｏｓ駆動回路 |
| JPS61289723A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 高電圧デイジタル制御信号出力回路 |
| JP6368572B2 (ja) * | 2014-07-25 | 2018-08-01 | 新日本無線株式会社 | 定電流回路 |
| CN113056522B (zh) * | 2019-10-25 | 2023-09-29 | 株式会社Lg化学 | 聚芳硫醚树脂组合物、制备该树脂组合物的方法和使用该树脂组合物制造的绝热材料 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
-
1975
- 1975-09-23 JP JP50115135A patent/JPS6043693B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5239354A (en) | 1977-03-26 |
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