JPS6034819B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6034819B2 JPS6034819B2 JP53014940A JP1494078A JPS6034819B2 JP S6034819 B2 JPS6034819 B2 JP S6034819B2 JP 53014940 A JP53014940 A JP 53014940A JP 1494078 A JP1494078 A JP 1494078A JP S6034819 B2 JPS6034819 B2 JP S6034819B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- conductivity type
- thin film
- conductive thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、表面からソース，ベース，ドレィンの順に
構成されたＶ−ＭＯＳを用いた１トランジスタの記憶装
置に関するものである。
構成されたＶ−ＭＯＳを用いた１トランジスタの記憶装
置に関するものである。
従来例の断面構造図を第１図ａに、その等価回路図を第
１図ｂに示す。
１図ｂに示す。
情報記憶のための電荷蓄積量Ｃｓとしては、ｐナ型の基
板１とｎ十型のソース領域２との接合容量を用いており
、スイッチ素子としては、表面よりドレィン領域３，ベ
ース領域４，ソース領域２の闇に構成されたＶ−ＭＯＳ
トランジスタＴｒ（電源トランジスタ：Ｔ．Ｊ．Ｒｏｄ
鉾ｒＳｅｔａｌ．ｌＥＥＥＪ．ＳＣ−９，Ｎｏ．５，Ｐ
．２３９，Ｃｃｔ．１９７４参照）が用いられている。
なお、５はシリコン酸化膜、６はアルミニウム電極、７
はＶ字型溝を示す。Ｖ字型溝７（切欠部）は面指数依存
性をもって選択エッチング法で形成され、Ｖ字型溝７の
表面開口幅をＷとすると、その深さＤはほぼＤご０．７
Ｗという一定の関係がある。
板１とｎ十型のソース領域２との接合容量を用いており
、スイッチ素子としては、表面よりドレィン領域３，ベ
ース領域４，ソース領域２の闇に構成されたＶ−ＭＯＳ
トランジスタＴｒ（電源トランジスタ：Ｔ．Ｊ．Ｒｏｄ
鉾ｒＳｅｔａｌ．ｌＥＥＥＪ．ＳＣ−９，Ｎｏ．５，Ｐ
．２３９，Ｃｃｔ．１９７４参照）が用いられている。
なお、５はシリコン酸化膜、６はアルミニウム電極、７
はＶ字型溝を示す。Ｖ字型溝７（切欠部）は面指数依存
性をもって選択エッチング法で形成され、Ｖ字型溝７の
表面開口幅をＷとすると、その深さＤはほぼＤご０．７
Ｗという一定の関係がある。
この従来例ではげ型のソース領域２が表面より最下層に
形成されており、Ｖ−ＭＯＳトランジスタＴｒを正常動
作させるためにはＶ字型溝７の深さをｎ十型のソース領
域２に達するまで深く形成しなければならないので、表
面開口幅Ｗを広くする必要がある。すなわち、素子の平
面寸法はＶ字型溝７の深さにより制限を受ける。表面と
ｎ＋型のソース領域２までの距離は、ｎ十型のドレィン
領域３の拡散層の深さＤｎ＋，ベース領域４中のけ型ベ
ース層４′の厚さＤ汀，ｐ＋型のベース層４″の厚さＤ
ｐ十の和であり、この内の厚さＤ汀は素子の耐圧を定め
る場合、ある値より薄くすることができなくなる場合が
ある。したがって、平面寸法には素子の微細化加工技術
とは独立な制限がつくことになり素子の微細化にとって
不利となる。また、電荷蓄積容量Ｃ３として接合容量を
用いるが、これは周知のように蓄積電荷量Ｑと両端電圧
Ｖｃとは非線形の関係になり、ほぼＱのＶ８（０＜ｎ＜
１）である。
形成されており、Ｖ−ＭＯＳトランジスタＴｒを正常動
作させるためにはＶ字型溝７の深さをｎ十型のソース領
域２に達するまで深く形成しなければならないので、表
面開口幅Ｗを広くする必要がある。すなわち、素子の平
面寸法はＶ字型溝７の深さにより制限を受ける。表面と
ｎ＋型のソース領域２までの距離は、ｎ十型のドレィン
領域３の拡散層の深さＤｎ＋，ベース領域４中のけ型ベ
ース層４′の厚さＤ汀，ｐ＋型のベース層４″の厚さＤ
ｐ十の和であり、この内の厚さＤ汀は素子の耐圧を定め
る場合、ある値より薄くすることができなくなる場合が
ある。したがって、平面寸法には素子の微細化加工技術
とは独立な制限がつくことになり素子の微細化にとって
不利となる。また、電荷蓄積容量Ｃ３として接合容量を
用いるが、これは周知のように蓄積電荷量Ｑと両端電圧
Ｖｃとは非線形の関係になり、ほぼＱのＶ８（０＜ｎ＜
１）である。
例えば階段接合の場合にはｎ＝１／２，直線傾斜接合の
場合にはｎ＝２′３である。したがって、同一電荷量を
蓄積するための電圧が普通の線形容量、例えばポリシリ
コン，Ｓｉ０２，ｎ＋層で形成される容量に較べてより
大さ．な電圧が必要である。この発明は、上記の点にか
んがみてなされたものである。
場合にはｎ＝２′３である。したがって、同一電荷量を
蓄積するための電圧が普通の線形容量、例えばポリシリ
コン，Ｓｉ０２，ｎ＋層で形成される容量に較べてより
大さ．な電圧が必要である。この発明は、上記の点にか
んがみてなされたものである。
以下、この発明について説明する。この発明の基本素子
の一実施例の断面構造図を第２図ａに、その等価回路図
を第２図ｂに示す。スイッチ素子は、基板１１の表面よ
りソース領域１２，ベース領域１３（Ｖ字型溝に露出し
た部分にチャンネルが形成される領域），ドレィン領域
１４の順に構成されている。素子の耐圧はドレィン領域
１４を構成する高抵抗ドレィン領域１４′と低抵抗ドレ
ィン領域１４″のうち高抵抗ドレィン領域１４′の厚さ
を十分厚くすることにより十分大きくすることができる
。この場合第１図ａと異なり、Ｖ字型溝２０の深さはベ
ース領域１３とドレィン領域１４の境界をわずかに越え
る程度でよいので、Ｖ字型溝２０の深さはドレィン領域
１ ３４の厚さにより制限を受けない。すなわち、同一
耐圧の従来構造に較べて素子の平面寸法をより小さくす
ることができる。また、電荷蓄積容量ＣＳとしては、ソ
−ス領域１ ２とその上にＳｉ０２膜１ ５を介して形
成された４ポリシリコン層１６との間で構成される容量
を用いており、これは接合容量と異なり線形容量、すな
わちＱＭＶｃなので、電荷蓄積のための電圧も第１図の
従釆のものより小さくてよく、微細化に有利である。
の一実施例の断面構造図を第２図ａに、その等価回路図
を第２図ｂに示す。スイッチ素子は、基板１１の表面よ
りソース領域１２，ベース領域１３（Ｖ字型溝に露出し
た部分にチャンネルが形成される領域），ドレィン領域
１４の順に構成されている。素子の耐圧はドレィン領域
１４を構成する高抵抗ドレィン領域１４′と低抵抗ドレ
ィン領域１４″のうち高抵抗ドレィン領域１４′の厚さ
を十分厚くすることにより十分大きくすることができる
。この場合第１図ａと異なり、Ｖ字型溝２０の深さはベ
ース領域１３とドレィン領域１４の境界をわずかに越え
る程度でよいので、Ｖ字型溝２０の深さはドレィン領域
１ ３４の厚さにより制限を受けない。すなわち、同一
耐圧の従来構造に較べて素子の平面寸法をより小さくす
ることができる。また、電荷蓄積容量ＣＳとしては、ソ
−ス領域１ ２とその上にＳｉ０２膜１ ５を介して形
成された４ポリシリコン層１６との間で構成される容量
を用いており、これは接合容量と異なり線形容量、すな
わちＱＭＶｃなので、電荷蓄積のための電圧も第１図の
従釆のものより小さくてよく、微細化に有利である。
なお、１７はアルミニウムのゲート電極、１８はアルミ
ニウムのドレィン領域、１９はコンタクト層を示す。
ニウムのドレィン領域、１９はコンタクト層を示す。
第３図ａ，ｂ，ｃに第２図で示されたような構成を用い
た記憶装置の平面パターン図とその断面構造図を示す。
た記憶装置の平面パターン図とその断面構造図を示す。
これらの図で、２１は前記ポリシリコン層１６のアルミ
ニウムの電極、１８′，２１′はいずれも０コンタクト
ホ−ルを示す。ｎ十型の低抵抗ドレィン領域１４″、ｎ
型の高抵抗ドレィン領域１４′は、例えばイオン注入法
を用いてｐ型の基板１１中に順次形成することができる
。
ニウムの電極、１８′，２１′はいずれも０コンタクト
ホ−ルを示す。ｎ十型の低抵抗ドレィン領域１４″、ｎ
型の高抵抗ドレィン領域１４′は、例えばイオン注入法
を用いてｐ型の基板１１中に順次形成することができる
。
ｐ＋型のベース領域１３，ｎ＋型のソース領域１２はェ
ピタキシャル成長、イオン注入法または不純物拡散法で
形成することができる。その他Ｖ字型溝２０，ポリシリ
コン膜１６，Ｓｉ０２膜１５，アルミニウム配線等は従
来技術により容易に形成することができ、この素子の製
造上特に困難な点はない。素子寸法の微細化に主に寄与
する部分は第１図の従来例では半導体内部のび型ソース
領域２の面積であるが、この発明では表面のｎ＋型のソ
−ス領域１２の面積であり、いずれもその寸法の微細化
加工が必要となる。
ピタキシャル成長、イオン注入法または不純物拡散法で
形成することができる。その他Ｖ字型溝２０，ポリシリ
コン膜１６，Ｓｉ０２膜１５，アルミニウム配線等は従
来技術により容易に形成することができ、この素子の製
造上特に困難な点はない。素子寸法の微細化に主に寄与
する部分は第１図の従来例では半導体内部のび型ソース
領域２の面積であるが、この発明では表面のｎ＋型のソ
−ス領域１２の面積であり、いずれもその寸法の微細化
加工が必要となる。
そして、従来例ではｎ十型のソース領域２は製造工程の
内初期の段階で形成され、その後ベース領域４を形成し
、ｎ十型のドレィン領域３形成のための熱工程が入るた
め、その都度ソース領域２は不純物の熱拡散により増大
する。このことは面積微小化に不利な点となる。これに
対し、この発明では表面にソース領域１２があるため最
後の熱工程でソース領域１２を形成することができ、前
述した欠点は著しく軽減される。かように、この発明に
よれば、素子寸法の微細化に寄与する部分は表面のソー
ス領域であるため最後の製造工程で形成すればよく、し
たがって、複数の工程による不純物の熱拡散による変化
がなく、微細化にきわめて適する利点がある。
内初期の段階で形成され、その後ベース領域４を形成し
、ｎ十型のドレィン領域３形成のための熱工程が入るた
め、その都度ソース領域２は不純物の熱拡散により増大
する。このことは面積微小化に不利な点となる。これに
対し、この発明では表面にソース領域１２があるため最
後の熱工程でソース領域１２を形成することができ、前
述した欠点は著しく軽減される。かように、この発明に
よれば、素子寸法の微細化に寄与する部分は表面のソー
ス領域であるため最後の製造工程で形成すればよく、し
たがって、複数の工程による不純物の熱拡散による変化
がなく、微細化にきわめて適する利点がある。
第１図ａ，ｂは従来例の断面構造図とその等価回路図、
第２図ａ，ｂはこの発明の一実施例の断面構造図とその
等価回路図、第３図ａ，ｂ，ｃは第２図で示されたよう
な構成を用いた記憶装置の平面パターン図、そのＸ−Ｘ
線による断面図、およびＹ−Ｙ線による断面図である。 図中、１１は基板、１２はソース領域、１３はベース領
域、１４はドレィン領域、１５はＳｊ０２膜、１６はポ
リシリコン層、１７はゲート電極、１８はドレィン電極
、１９はコンタクト層、２０はＶ字型造、２１は電極で
ある。第１図 第２図 第３図 第３図
第２図ａ，ｂはこの発明の一実施例の断面構造図とその
等価回路図、第３図ａ，ｂ，ｃは第２図で示されたよう
な構成を用いた記憶装置の平面パターン図、そのＸ−Ｘ
線による断面図、およびＹ−Ｙ線による断面図である。 図中、１１は基板、１２はソース領域、１３はベース領
域、１４はドレィン領域、１５はＳｊ０２膜、１６はポ
リシリコン層、１７はゲート電極、１８はドレィン電極
、１９はコンタクト層、２０はＶ字型造、２１は電極で
ある。第１図 第２図 第３図 第３図
Claims (1)
- １ 第１導電型の半導体基板中に一定深さをもつて形成
された前記第１導電型と逆導電型である第２導電型の第
１半導体領域と、前記第１半導体領域上に接して一部半
導体基板中に延在するごとく形成された第１導電型の第
２半導体領域と、前記第２半導体領域中に前記第１半導
体領域とは分離して形成された第２導電型の第３半導体
領域と、前記第３半導体領域上に絶縁膜を介して形成さ
れた第１良導電性薄膜と、前記第３半導体領域の表面か
ら形成され、前記第１半導体領域と第２半導体領域との
境界を越える深さを有するＶ字型溝の面上に露出された
前記第２半導体領域の表面上に前記絶縁膜を介して形成
された第２良導電性薄膜とを少なくとも有してなり、前
記第１良導電性薄膜と前記第３半導体領域とで構成され
る容量を電荷蓄積手段とし、前記第１半導体領域をドレ
イン領域，前記第２半導体領域をチヤンネル形成領域，
前記第３半導体領域をソース領域とし、前記第２良導電
性薄膜をゲート電極とする電界効果トランジスタをスイ
ツチ素子として単位記憶部を構成したことを特徴とする
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53014940A JPS6034819B2 (ja) | 1978-02-14 | 1978-02-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53014940A JPS6034819B2 (ja) | 1978-02-14 | 1978-02-14 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54108586A JPS54108586A (en) | 1979-08-25 |
| JPS6034819B2 true JPS6034819B2 (ja) | 1985-08-10 |
Family
ID=11874946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53014940A Expired JPS6034819B2 (ja) | 1978-02-14 | 1978-02-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034819B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953713B2 (ja) * | 1981-01-20 | 1984-12-26 | 日本電信電話株式会社 | 集積回路装置 |
| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
| US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
-
1978
- 1978-02-14 JP JP53014940A patent/JPS6034819B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54108586A (en) | 1979-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI619254B (zh) | 鐵電場效電晶體、以列線和行線方式形成陣列的複數個鐵電場效電晶體以及形成複數個鐵電場效電晶體的方法 | |
| KR950005969B1 (ko) | 적층형 용량을 갖는 반도체 메모리와 그의 제조방법 | |
| KR860001469A (ko) | 반도체 기억장치와 그 제조방법 | |
| JPS6237545B2 (ja) | ||
| US4763180A (en) | Method and structure for a high density VMOS dynamic ram array | |
| KR890013777A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| KR0140044B1 (ko) | 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 | |
| US4419682A (en) | Three level poly dynamic ram with poly bit lines | |
| JPS6034819B2 (ja) | 記憶装置 | |
| JPS6040707B2 (ja) | 半導体メモリ | |
| JPS6155258B2 (ja) | ||
| JPH0349259A (ja) | 半導体記憶装置およびその製造方法 | |
| US5508545A (en) | Semiconductor device including a pair of transistors having a common channel region, and method of making the same | |
| KR940001505B1 (ko) | 반도체장치 | |
| KR100421521B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US4063267A (en) | MNOS Memory device | |
| JPS62257763A (ja) | 半導体記憶装置 | |
| US3875656A (en) | Fabrication technique for high density integrated circuits | |
| JPS63184360A (ja) | 半導体記憶装置とその製造方法 | |
| JPS6249649A (ja) | 半導体装置 | |
| JPS6244427B2 (ja) | ||
| JPH036863A (ja) | 半導体装置 | |
| JPH0213829B2 (ja) | ||
| JP2826239B2 (ja) | コンデンサ | |
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 |