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JPS6029254B2 - プログラム可能の集積論理回路 - Google Patents

プログラム可能の集積論理回路

Info

Publication number
JPS6029254B2
JPS6029254B2 JP50118219A JP11821975A JPS6029254B2 JP S6029254 B2 JPS6029254 B2 JP S6029254B2 JP 50118219 A JP50118219 A JP 50118219A JP 11821975 A JP11821975 A JP 11821975A JP S6029254 B2 JPS6029254 B2 JP S6029254B2
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JP
Japan
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matrix
gate
line
logic circuit
clock
Prior art date
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Application number
JP50118219A
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JPS5161256A (en
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ヘ−ベンシユトライト エルンスト
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
Priority claimed from DE19742446654 external-priority patent/DE2446654C3/de
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPS5161256A publication Critical patent/JPS5161256A/ja
Publication of JPS6029254B2 publication Critical patent/JPS6029254B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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  • Mathematical Physics (AREA)
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  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 この発明は、プログラム可能の集積論理回路であって、
アンドマトリクスおよびオアマトリクスが各個のゲート
を備え、アンドマトリクス中でそれぞれ入力Ｅ，乃至Ｅ
２が制御線と接続され、それぞれ入力Ｅ，乃至Ｅ２と否
定回路が接続され、否定回路は出力が他の制御線と接続
され、かつコンブリメンタリ入力信号の発生のために備
えられ、各ゲートに対しアンドマトリクス並びにオアマ
トリクスにおいて選択線およびベース線が備えられ、選
択線は給電電圧電位と接続可能であり、アンドマトリク
ス中でそれぞれ制御線および選択線の間の選択された交
叉点にスイッチングトランジスタが存在し、交叉点に存
在するスイッチングトランジスタはそのゲート端子をも
って所属の制御線と接続され、スイッチングトランジス
タは一方においてゲートの所属の選択線と、他方におい
てベース線と接続され、ベース線は他の電位に接続可能
であり、給電電圧の電位と他の電位との差が給電電圧に
対応し、オアマトリクス中では対応する仕方でそれぞれ
制御線と選択線との間の選択された交叉点にスイッチン
グトランジスタが存在し、備えられたスイッチングトラ
ンジスタはゲート端子をもって所属の制御線と接続され
、スイッチングトランジスタは一方においてゲートの選
択線（之は給電電圧電位と接続可能でる）と、他方にお
いて接地可能のベース線と接続されたものに係る。
かかるプログラム可能の集積論理回路（Ｐｒｏｇｒａｍ
ｍａｂｌｅｌｏｇｔｃａｒｒａｙｓ：ＰＬＡ）は公知で
あり、之は縦続接続された２個のプログラム可能のゲー
ト集合、すなわちアンドマトリクスおよびオアマトリク
スから成る。
かかる回路は例えば文献「ＭＯＳ／ＬＳＩ ｄｅｓｉ抑
ａｎｄ ａｐｐｌｉｃａｔｉｏｎ」ＭｃＧｒａｗ−Ｈ
ｉｌｌ社刊、１９７２年２２９−２５８頁に記載されて
いる。第１図にかかる公知の論理回路を示す。ここでア
ンドマトリクス０１は各個ゲートから成り、各ゲートは
並列接続のスイッチングトランジスタから成る。スイッ
チングトランジスタのそれぞれのゲート端子はそれぞれ
の制御線に接続される。例えばアンドマトリクス０１に
おいてスイッチングトランジスタ０１４，０１７がゲー
トを形成する。スイッチングトランジスタ０１４は、入
力Ｅ，と接続された制御線０１４１と接続される。スイ
ッチングトランジスタ０１７は、否定回路０１９を経て
入力Ｅ２と接続された制御線０１７１と接続される。ス
イッチングトランジスタ０１４，０１７は一方において
線０１３１を経て接地され、他方においてゲート線０１
１１と接続される。負荷トランジスタとして接続された
トランジスタ０１１を経て給電電圧ＵＤｏがゲート線０
１１１に印加される。対応する仕方でオアマトリクス０
２において各個のゲートが配置される。
この形式のプログラム可能の集積論理回路は、マトリク
ス０１，０２のゲートが、可能な両スイッチング状態の
うちの一方において静止電流を導き、その際損失電力の
増大および論理レベルの誤りを生じる欠点を持つ。
更に充分に低抵抗することができない負荷トランジスタ
０１１，０１２，０２１，０２２を経る充電過程は比較
的緩慢であり、従って論理回路の動作速度が制限される
。この発明の目的は公知技術における上記の欠点を除く
ことにある。この目的は本発明によれば、特許請求の範
囲に記載された構成により達成される。
この発明の重要な利点は、ゲート線の容量の対応する予
備充電により、技術の現状においてこの容量の充電のた
めに必要である所の緩慢なスイッチング過程が省かれる
ことにある。
ゲート容量のこの発明による予備充電については後述す
る。この発明の回路の他の利点は、スイッチングトラン
ジスタおよび負荷トランジスタを経てスタティックの横
電流が生ぜず、その故に対応する損失電力および横電流
によるスイッチングトランジスタの妨害レベルとしての
残留電圧を除いたことにある。この発明の他の重要な利
点は、この発明の論理回路が２段シフトレジスタのよう
に組織され、その際アンドマトリクスが第１段、オアマ
トリクスが第２段に所属するようにできる点にもある。
このようにして段通過時間はほぼ等しく、かつ全制御に
対しコンブリメンタリクロック信号対で充分である。次
に図面についてこの発明を詳説する。
第１図は公知のプログラム可能の集積論理回路の接続図
、第２図はこの発明による１チャンネル技術による論理
回路の接続図、第３図はこの発明によるコンブリメンタ
リチヤンネル技術による論理回路の接続図、第４図はこ
の発明の論理回路の動作のノこめのクロックプログラム
を示す。
この発明は次のような考察から導き出される。公知の回
路においては、ゲート線容量を負荷トランジスタの抵抗
を経て充電することによる緩慢なスイッチング過程を生
じる。例えばゲート線０１１１の容量を、対応する論理
結合過程の際トランジスタ０１１の抵抗を経て充電しな
ければならない（第１図）。この発明においてはこの時
間を空費する充電過程を、ゲート線容量をクロック制御
される負荷トランジスタにより予備充電することにより
避ける。その際同時にやはりクロツク制御される分離ト
ランジスタの補助により、スイッチングトランジスタか
ら大地を分離し、従って横電流が流れない。続く論理結
合過程において負荷トランジスタは閉塞され、分離トラ
ンジスタは導通される。之により少くも１個の導通した
スイッチングトランジスタにおいて既に予備充電された
ゲート容量を放電し、或は他の場合にはそのまま維持す
ることが達せられる。従って論理結合過程においてスイ
ッチングトランジスタを経る迅速なスイッチング過程を
生じる。第２図には１チャンネル技術で構成されたこの
発明による論理回路を示す。
例えばスイッチングトランジスタ１４，１７は第１のゲ
ートに属し、スイッチングトランジスタ１５，１６は第
２ゲートに属する。トランジスタ１４のゲート端子は制
御線１４１と、トランジスタ１７のゲート端子は制御線
１７１と接続される。第１のゲートのスイッチングトラ
ンジスタは一方においてベース線１２１と、他方におい
て出力線１１１と接続される。
第２ゲートのスイッチングトランジスタは一方において
ベース線１２１と、他方において出力線１３１と接続さ
れる。出力線１１１或は１３１は図から分るように負荷
トランジスタ１１或は１３を経て給電電圧電位ＵＤＤと
接続される。負荷トランジスタはゲート端子を経てクロ
ック中により制御される。ベース線１２１は分離トラン
ジスタ１２を経て殊に接地される。分離トランジスター
２はゲート端子に印加されるクロック？により制御され
る。クロツクで，◇は互に反転関係にあり、このことは
分離トランジスター２が閉塞されたとき負荷トランジス
ター１，１３が導通し、およびその反対となることを意
味する。オアマトリクス２において対応する仕方で、ス
イッチングトランジスタ２４，２６が第１ゲートに、ス
イッチングトランジスタ２５が第２ゲートに属する。
ゲートのスイッチングトランジスタは一方においてベー
ス線と、他方において出力線と接続される。例えば第１
ゲートのスイッチングトランジスタ２４，２６はベース
線２２１および出力線２１１と接続される。第２ゲート
のスイッチングトランジスタ２５は一方においてベース
線２２１、他方において出力線２３１と接続される。ベ
ース線２２１は、ゲート端子を経てクロック仇こより制
御可能の分離トランジスタ２２を経て殊に接地される。
出力線２１１或は２３１は、ゲート端子を経てクロック
机こより制御可能の負荷トランジスタ２１或は２３を経
て給電電圧電位Ｕ。。と接続される。各スイッチングト
ランジスタのゲート端子はそれぞれ制御線と接続される
。例えばトランジスタ２４，２５はゲート端子を経て制
御線２４１と、トランジスタ２６はゲート端子を経て制
御線２６１と接続される。この発明によればアンドマト
リクスーの出力線１１１或は１３１はそれぞれフリツプ
フロツプ３或は４を経てオアマトリクス２の制御線２４
１或は２６１と接続される。
その際フリップフロップ３，４はクロツクマにより制御
される。オアマトリクス２の出力線２１１或は２３１は
、それぞれフリツプフロツプ５或は６を経て出力Ａ，或
はＡ２と接続される。
これらフリップフロツプはクロツクジにより制御される
。上記フリップフロップに対し入力に制御可能のゲート
を持つことが重要である。
殊にこのフリップフロップにおいては、普通のマスター
スレーブフリップフロッブを扱うことができる。フリッ
プフロップの代りにダイナミックの記憶段を用いること
もできる。各マトリックスにそれぞれフリツプフロップ
段が所属するこ発明による対称構成の際、段通週速度を
等しくすることができる。
アンドおよびオアマトリクスの全トランジスタとしてｎ
チャンネルトランジスタを扱うと良い。
第３図にはスイッチング素子が第２図のものと一致する
所のこの発明の論理回路を示す。しかし第３図の回路は
コンブリメンタリチャンネル技術によって構成される。
その際例えばアンドマトリクス１０において、出力線と
接続された負荷トランジスタ１１０，１３０はＰチヤン
ネルトランジス夕を扱い、分離トランジスター２０およ
びスイッチングトランジスタはｎチヤンネルトランジス
夕を扱う。対応する仕方でオァマトリクス２０において
は出力線と接続された負荷トランジスタ２１０，２３０
はＰチャンネル形、トランジスタ２２０およびスイッチ
ングトランジスタはｎチャンネルトランジスタを扱う。
かかる回路において相互にコンブリメンタリの負荷トラ
ンジスタ１１０，１３０および１２０或は２１０，２３
０および２２０は共通のクロツク？或はぐにより制御す
ることができる。
アンドマトリクス１川こおいて信号◇が０であるとき、
Ｐチャンネルトランジスタは導通し、ｎチャンネルトラ
ンジスタ１２０は閉塞される。
その結果出力線１１０１はＵＤＤに予備充電される。之
に反し信号？がＵ。。のとき、マトリクス１０のゲート
は正規に動作する。このことは第１ゲートのスイッチン
グトランジスター４０乃至１７０の中の少くも１個が導
適するとき、分離トランジスタ１２０が導通し、負荷ト
ランジスタ１１０が閉塞し、出力Ｐ，が接地されること
を意味する。他の場合には電位ＵＤＤが維持される。周
期的クロックマの場合、毎周期にそれぞれ充電および論
理結合の過程が生じる。出力Ｐ２に対しては対応する仕
方で出力Ｐ，について述べたことが通用する。オアマト
リクス２０において信号０が０のとき、Ｐチャンネルト
ランジスタ２１川ま導通し、ｎチャンネルトランジスタ
２２川ま閉塞される。
その結果出力線２１０１容量はＵＤ。に予備充電される
。之に反し？がＵ。。のとき、マトリクス２０のゲート
は正規に動作する、このことは第１ゲ−トのスイッチン
グトランジスタ２４０乃至２６０の少くも１つが導適す
るとき、分離トランジスタ２２０が導通し、負荷トラン
ジスタ２１０が閉塞され、出力Ｐ′，が接地されること
を意味する。他の場合には電位Ｕｏｏが維持される。周
期クロックマの場合オアマトリクス２０中でも、毎周期
に充竜および論理結合が生じる。全フリップフロップお
よび制御されるトランジスタは、同じコンブリメンタリ
クロツク対でおよび？により時間周期で制御されると良
い。
次に第３図の全接続の動作を説明する。
入力Ｅ，，Ｅ２に到来する入力情報はやはり、ぐ或はぐ
により制御されうる源から取出されるものと仮定する。
之は例えばマトリクス２０の出力信号の反結合が破線７
０，８０を経て行われる場合にも与えられる。フリツプ
フロツプ３０，４０，５０，６０の１つにおける入力は
、所属のクロック信号が状態Ｕ血に対応するとき情報受
領のため開通する。残りのものにおいて状態０の際、フ
リップフ。ップの入力が阻止され、フリップフロツプは
最後に受領した情報を蓄える。周期クロック列で，０は
第４図に対応するものと仮定する。
このことは時刻Ｌ‘こおいてクロックめに制御されるマ
スタ段３０，４０の入力側肥，，Ｐ２が閉塞され、出力
において情報変化を生じないことを表わす。同時にこの
時刻にオアマトリクス２川こ対し論理結合過程が開始さ
れる。Ｐチャンネルトランジスタ２１０，２３０は閉塞
され、ｎチャンネル分離トランジスタ２２０は導適する
。すなわちトランジスタ２４０乃至２６０の１つが制御
線２４０１乃至２６０１を経て導適するとき、マトリク
ス２０の第１ゲートの出力Ｐ′，に状態０が導かれる。
他の場合にはゲートの全スイッチングトランジスタが閉
塞されるとき、先行の充電過程により生じた状態Ｕｏｏ
は維持される。出力Ｐ′２およびそれに接続されたゲー
トに対して上記と対応することが通用する。やはり時刻
Ｌ‘こおいてアンドマトリクスのゲ−トはぐが０だから
予備充電され、前述のようにＰチャンネル負荷トランジ
スタ１１０，１３０は導通し、ｎチャンネル分離トラン
ジスタ１２０は閉塞する。
出力Ｐ，，Ｐ２には状態Ｕ。。が生じる（充電過程）、
しかしこの情報は伝達されない、何となれば前述のよう
にフリップフロップ３０，４０の入力側が閉塞されるか
らである。時刻ら‘こおいて全フリツプフロツプ３０乃
至６０および両段のマトリクスはそれらの動作状態を変
化する。
その際アンドマトリクスに対し論理結合、オアマトリク
スに対し充電過程が開始される。この時刻に全入力情報
はアンドマトリクスＩ０の入力Ｅ，乃至Ｅ２において準
備されねばならない。時刻ｔ３においてりこ対して述べ
た経過が繰返され、その際新規の情報が出力Ａ，乃至Ａ
２に達する。
一方のマトリクスの結合過程および他方のマトリクスの
充電過程はそれぞれ周期して進行し、かつ再過程は次の
動作相が開始される前に終了しなければならないので、
充電過程が関連する結合過程と時間的に同じ長さか或い
は短い場合、最適の動作速度が得られる。
更にこの発明によればトランジスタ１１０，１３０，２
１０，２３川こ並列に高抵抗が接続されるが、この抵抗
は回路の動作および前述の利点に影響しないようにされ
る。
この抵抗の補助により、結合結果としての状態Ｕｏｏの
場合（ゲ−ト出力は高抵抗である）、この高抵抗が所定
の電位を維持し、かつ線容量の放電を妨げることを阻止
する必要がある。この発明の論理回路はＭＩＳ技術、特
にＭＯＳ技術により絶系粛基板上に、或は充実シリコン
中に設けると良い。
【図面の簡単な説明】
第１図は公知の論理回路の接続を示し、第２図はこの発
明による１チャンネル技術による論理回路の接続、第３
図はこの発明によるコンブリメンタリチャンネル技術に
よる論理回路の接続図、第４図はこの発明による論理回
路の動作のためのクロツクプログラムを示す。 図において、１，１０はアンドマトリクス、２，２０‘
まオアマトリクス、３乃至６，３０乃至６０はフリツプ
フロツプ、１４，１７，１４０，１７０はアンドマトリ
クス中の第１のゲートのスイッチングトランジスタ、１
５，１６，１５０，１６０は同じく第２ゲートのスイッ
チングトランジスタ、１１，１３，１１０，１３０は同
じく負荷トランジスタ、２４，２５，２４０，２５０は
オアマトリクスにおける第１ゲートのスイッチングトラ
ンジスタ、２６，２６０は同じく第２ゲートのスイッチ
ングトランジスタ、２１，２３，２１０，２３０は同じ
く負荷トランジスタ、１２，２２，１２０，２２川ま分
離トランジスタ、０，◇は制御クロツク。 Ｆｉｇ．Ｉ Ｆｉｇ．２ Ｆｉｇ．３ Ｆｉｇ．ム

Claims (1)

  1. 【特許請求の範囲】 １ アンドマトリクスおよびオアマトリクスが各個のゲ
    ートを備え、アンドマトリクス中でそれぞれ入力Ｅ＿１
    乃至Ｅ＿２が制御線と接続され、それぞれ入力Ｅ＿１乃
    至Ｅ＿２と否定回路が接続され、否定回路は出力側にお
    いて他の制御線と接続され、コンプリメンタリ入力信号
    の発生のために備えられ、各ゲートに対しアンドマトリ
    クス並びにオアマトリクスにおいて選択線およびベース
    線が備えられ、選択線は給電電圧電位と接続可能であり
    、アンドマトリクス中でそれぞれ制御線および選択線の
    間の選択された交叉点にスイツチングトランジスタが存
    在し、交叉点に存在するスイツチングトランジスタはそ
    のゲート端子をもつて所属の制御線と接続され、スイツ
    チングトランジスタは一方においてゲートの所属の選択
    線と、他方においてベース線と接続され、ベース線は他
    の電位に接続可能であり、給電電圧電位と他の電位との
    差が給電電圧に対応し、オアマトリクス中では対応する
    仕方でそれぞれ制御線と選択線との間の選択された交叉
    点にスイツチングトランジスタが存在し、備えられたス
    イツチングトランジスタはゲート端子をもつて所属の制
    御線と接続され、このスイツチングトランジスタは一方
    においてゲートの選択線（之は給電電圧電位と接続可能
    である）と、他方において接地可能のベース線と接続さ
    れた論理回路において、アンドマトリクス１，１０にお
    いて、それぞれゲートの選択線１１１，１３１，１１０
    １，１３０１が、クロツク制御される負荷トランジスタ
    １１，１３，１１０，１３０を経て給電電圧電位と接続
    可能であり、ゲートのベース線はクロツク制御される分
    離トランジスタ１２，１２０を経て他の電位１２１，１
    ２０１と接続可能であり、オアマトリクス２，２０にお
    いて対応する仕方でそれぞれゲートの選択線２１１，２
    ３２，２１０１，２３０１がクロツク制御される負荷ト
    ランジスタ２１，２３，２１０，２３０を経て給電電圧
    電位と接続可能であり、ゲートのベース線２２１はクロ
    ツク制御される分離トランジスタ２２を経て他の電位と
    接続可能であり、アンドマトリクス１，１０のそれぞれ
    出力Ｐ＿１乃至Ｐ＿２とオアマトリクスの入力Ｅ＿１乃
    至Ｅ＿２との間にクロツク制御されるフリツプフロツプ
    ３，４，３０，４０が備えられ、オアマトリクス２，２
    ０の出力Ｐ′＿１乃至Ｐ′＿２にクロツク制御されるフ
    リツプフロツプ５，６，５０，６０が備えられたことを
    特徴とするプログラム可能の集積論理回路。 ２ 論理回路は１チヤンネル技術で構成され、アンドマ
    トリクス１中でゲートの選択線１１１，１３１に接続さ
    れた負荷トランジスタ１１，１３はクロツク■により、
    ゲートのベース線１２１に接続された分離トランジスタ
    １２はその反転されたクロツクφにより制御可能であり
    、オアマトリクス２中でゲートの各個の選択線２１１，
    ２３１に配置された負荷トランジスタ２１，２３はクロ
    ツクφにより、ゲートのベース線２２１に接続された分
    離トランジスタ２２はその反転されたクロツク■により
    制御可能であり、アンドマトリクス１の出力Ｐ＿１乃至
    Ｐ＿２とオアマトリクス２の入力Ｅ′＿１乃至Ｅ′＿２
    との間に配置されたフリツプフロツプ３，４はクロツク
    φにより、オアマトリクス２の出力Ｐ′＿１乃至Ｐ′＿
    ２に配置されたフリツプフロツプ５，６はクロツク■に
    より制御可能であることを特徴とする特許請求の範囲第
    １項記載のプログラム可能の集積論理回路。 ３ 論理回路はコンプリメンタリチヤンネル技術により
    構成され、ゲートの選択線１１０１，１３０１に配置さ
    れたアンドマトリクス１０の負荷トランジスタ１１０，
    １３０、およびゲートのベース線１２０１に配置された
    アンドマトリクス１０の分離トランジスタ１２０は、ク
    ロツクφにより制御可能であり、オアマトリクス２０に
    おいてゲートの選択線２１０１，２３０１に配置された
    負荷トランジスタ２１０，２３０およびゲートのベース
    線２２０１に配置された分離トランジスタ２２０は、ク
    ロツクφに対して反転された■により制御可能であり、
    アンドマトリクス１０の出力Ｐ＿１乃至Ｐ＿２とオアマ
    トリクス２０の入力Ｅ′＿１乃至Ｅ′＿２との間に配置
    されたフリツプフロツプ３０，４０はクロツクφにより
    、オアマトリクス２０の出力Ｐ′＿１乃至Ｐ′＿２に配
    置されたフリツプフロツプ５０，６０はクロツク■によ
    り制御されることを特徴とする特許請求の範囲第１項記
    載のプログラム可能の集積論理回路。 ４ アンドマトリクス１，１０において選択線１１１，
    １３１，１１０１，１３０１と接続されたクロツク制御
    される負荷トランジスタ１１，１３，１１０，１３０１
    に並列に、およびオアマトリクス２，２０において選択
    線２１１，２３１，２１０１，２３０１と接続された制
    御される負荷トランジスタ２１，２３，２１０，２３０
    に並列に、高抵抗が接続されたことを特徴とする特許請
    求の範囲第１項記載のプログラム可能の集積論理回路。 ５ ＭＩＳ技術により構成されたことを特徴とする特許
    請求の範囲第１項記載のプログラム可能の集積論理回路
    。
JP50118219A 1974-09-30 1975-09-30 プログラム可能の集積論理回路 Expired JPS6029254B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE244665.4 1974-09-30
DE19742446654 DE2446654C3 (de) 1974-09-30 Integrierte, programmierbare Logikanordnung

Publications (2)

Publication Number Publication Date
JPS5161256A JPS5161256A (en) 1976-05-27
JPS6029254B2 true JPS6029254B2 (ja) 1985-07-09

Family

ID=5927137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50118219A Expired JPS6029254B2 (ja) 1974-09-30 1975-09-30 プログラム可能の集積論理回路

Country Status (7)

Country Link
US (1) US3974366A (ja)
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