JPS6028243A - マクロセルアレイ - Google Patents
マクロセルアレイInfo
- Publication number
- JPS6028243A JPS6028243A JP13181384A JP13181384A JPS6028243A JP S6028243 A JPS6028243 A JP S6028243A JP 13181384 A JP13181384 A JP 13181384A JP 13181384 A JP13181384 A JP 13181384A JP S6028243 A JPS6028243 A JP S6028243A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- cells
- array
- macrocell
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 2
- 238000001465 metallisation Methods 0.000 claims 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、一般的にはマクロセルアレイに関するもので
オシ、更に詳しく云うと金属化層（ｍｇｔ−ａｌｌｔｚ
ａｔｉｏ％１ａｙｅｒｓ ）内の垂直および水平経路指
定チャネル（デｏｘｔｔｎｇチャネル）の改良された経
路指定能力（デｏｓｔａｂｉＬｉｔｙ ） ｔ”有する
多重ゲートバイポーラマクロセルアレイに関する。
オシ、更に詳しく云うと金属化層（ｍｇｔ−ａｌｌｔｚ
ａｔｉｏ％１ａｙｅｒｓ ）内の垂直および水平経路指
定チャネル（デｏｘｔｔｎｇチャネル）の改良された経
路指定能力（デｏｓｔａｂｉＬｉｔｙ ） ｔ”有する
多重ゲートバイポーラマクロセルアレイに関する。
背景技術
大規模デジタル集積回路に対する需要を満たすために、
半導体業界は５つの基本的アプローチを開発した。これ
らの６つのアプローチは標準的なオフザシェルフ回路、
カスタム回路およびゲートアレイを含む。標準的なオフ
ザシェル７回路は大量生産によって最低価格で買えるが
、所望する回路に対する柔軟性は限られている。カスタ
ム回路は所望する回路の数が多くないと、価格の点で制
約がある。ゲートアレイはチップ内に拡散した多数のゲ
ート回路の標準的アレイである。これらのゲート回路を
機能的カスタム回路に変換する金属化パターンは顧客の
要求に応じて処理される。
半導体業界は５つの基本的アプローチを開発した。これ
らの６つのアプローチは標準的なオフザシェルフ回路、
カスタム回路およびゲートアレイを含む。標準的なオフ
ザシェル７回路は大量生産によって最低価格で買えるが
、所望する回路に対する柔軟性は限られている。カスタ
ム回路は所望する回路の数が多くないと、価格の点で制
約がある。ゲートアレイはチップ内に拡散した多数のゲ
ート回路の標準的アレイである。これらのゲート回路を
機能的カスタム回路に変換する金属化パターンは顧客の
要求に応じて処理される。
マクロセルアレイはゲートアレイ概念を拡大したもので
ある。マクロセルは基本ゲートよルも高レベルの論理機
能を行うアレイサブセクションである。マクロセルアレ
イ中、論理シミュレーションを定義するのに用いられる
マクロ機能が論理ゲートを相互接続して形成されるので
はなく基本セル構造内で直接に実施されるアレイ回路で
ある。
ある。マクロセルは基本ゲートよルも高レベルの論理機
能を行うアレイサブセクションである。マクロセルアレ
イ中、論理シミュレーションを定義するのに用いられる
マクロ機能が論理ゲートを相互接続して形成されるので
はなく基本セル構造内で直接に実施されるアレイ回路で
ある。
マクロセルアレイ中の各セルは多数の接続されていない
トランジスタおよび抵抗を含む。金属化相互接続パター
ンは各セル内の相互接続されたトランジスタおよび抵抗
をマクロと呼ばれる小規模集積（ＳＳＩ）論理機能に変
える。これらのマクロにデュアル形“Ｄ”フリップフ胃
、プ、デュアル全加算器、カッド（ｑｓａｄ ）ラッチ
および多数の定義済機能のような標準的論理素子の形を
とる。マグロはまた金属化によって相互接続され、所望
の大規模集積（ＬＳＩ）設計を形成する。マクロセルア
レイチップの高密度バッキングはシステムコンボーネ／
ト数を最高１１５ＯＫ−まで減少させ、電力損失を１１
５ＶＣまでも改善する。
トランジスタおよび抵抗を含む。金属化相互接続パター
ンは各セル内の相互接続されたトランジスタおよび抵抗
をマクロと呼ばれる小規模集積（ＳＳＩ）論理機能に変
える。これらのマクロにデュアル形“Ｄ”フリップフ胃
、プ、デュアル全加算器、カッド（ｑｓａｄ ）ラッチ
および多数の定義済機能のような標準的論理素子の形を
とる。マグロはまた金属化によって相互接続され、所望
の大規模集積（ＬＳＩ）設計を形成する。マクロセルア
レイチップの高密度バッキングはシステムコンボーネ／
ト数を最高１１５ＯＫ−まで減少させ、電力損失を１１
５ＶＣまでも改善する。
典屋的なマクロセルアレイは入力を受けと９論理機能を
行うための入力セル、出力を与える論理機能を行うため
の出力セル、入力を受けとシ論理機能を行うだめの主要
セル、バイアス電圧を与えルハイアス発生器セル、およ
びクロックパルスを与えるだめのクロック発生器セルを
有する。バイアス発生器セルだけが人力／出力パッドに
接続されていない。
行うための入力セル、出力を与える論理機能を行うため
の出力セル、入力を受けとシ論理機能を行うだめの主要
セル、バイアス電圧を与えルハイアス発生器セル、およ
びクロックパルスを与えるだめのクロック発生器セルを
有する。バイアス発生器セルだけが人力／出力パッドに
接続されていない。
しかし、以前から知られているマクロセルアレイは設計
者とエンドユーザの両方に問題を提起するという欠点を
有する。マクロセルアレイ中の複数のゲートは、１つの
ゲートを他のゲートに接続するためゲートの上にある経
路指定チャネルと呼ばれる金属化層内の電流伝導路の複
雑なりイーピング（ｗｇａｖｔＨ）の必要を生じさせた
。セルの数が多いことおよびマクロ人力／出力ボートに
おける柔軟性の欠除は必要とされるすべての接続を行う
ことを困難にした。例えば、第１ゲートと第２ゲートを
接続する経路指定チャネルは第３ゲートの上を横切る必
要があることがう夛、それによって別の経路指定チャネ
ルが第３ゲートと接触することを困難にしている。以前
から知られているマクロセルアレイはすべての入力／出
力信号に対して二重接点を備えていない。また、マクロ
セルは以前は牛セル論理ユニットに限定されておシ、そ
こでは各ユニットが特定の機能を行う。成る論理機能を
行うために半セルの一部分だけが必要な場合には、残シ
の使用されていない部分がなお、電力ドレーンを生じさ
せる。更に、そのような半セルの使用されていない部分
はマクロセルアレイの督度を制限した。
者とエンドユーザの両方に問題を提起するという欠点を
有する。マクロセルアレイ中の複数のゲートは、１つの
ゲートを他のゲートに接続するためゲートの上にある経
路指定チャネルと呼ばれる金属化層内の電流伝導路の複
雑なりイーピング（ｗｇａｖｔＨ）の必要を生じさせた
。セルの数が多いことおよびマクロ人力／出力ボートに
おける柔軟性の欠除は必要とされるすべての接続を行う
ことを困難にした。例えば、第１ゲートと第２ゲートを
接続する経路指定チャネルは第３ゲートの上を横切る必
要があることがう夛、それによって別の経路指定チャネ
ルが第３ゲートと接触することを困難にしている。以前
から知られているマクロセルアレイはすべての入力／出
力信号に対して二重接点を備えていない。また、マクロ
セルは以前は牛セル論理ユニットに限定されておシ、そ
こでは各ユニットが特定の機能を行う。成る論理機能を
行うために半セルの一部分だけが必要な場合には、残シ
の使用されていない部分がなお、電力ドレーンを生じさ
せる。更に、そのような半セルの使用されていない部分
はマクロセルアレイの督度を制限した。
従って、必要とされているのは、金属化層内の垂直およ
び水平経路指定チャネルの改良された経路指定能力およ
び高められた密度を有するマクロセルアレイである。
び水平経路指定チャネルの改良された経路指定能力およ
び高められた密度を有するマクロセルアレイである。
発明の要約
従って、本発明の目的は改良されたマクロセルアレイを
提供することである。
提供することである。
本発明のもう１つの目的は、金属化層内の垂直および水
平経路指定チャネルの改良された経路指定能力を有する
マクロセルアレイを提供することでおる。
平経路指定チャネルの改良された経路指定能力を有する
マクロセルアレイを提供することでおる。
本発明のもう１つの目的は、高められた密度を有するマ
クロセルアレイを提供することである。
クロセルアレイを提供することである。
本発明の更にもう１つの目的は、電力ドレーンの減少し
たマクロセルアレイを提供することである。
たマクロセルアレイを提供することである。
本発明の上記の、およびその他の目的を成る形で達成す
るために、複数のセルと複数の入力／出力バッドを有す
るマクロセルアレイが提供されてお多、上記の複数の入
力／出力パッドは主要セル又は出力セルの１つに個別的
に結合されている。
るために、複数のセルと複数の入力／出力バッドを有す
るマクロセルアレイが提供されてお多、上記の複数の入
力／出力パッドは主要セル又は出力セルの１つに個別的
に結合されている。
マクロセルの各々は、複数の論理セルを与える任意の方
法で接続されるように配置された複数の半導体デバイス
を含む。第１および第２金属化層は複数のセルの上にら
シ、複数の経路指定チャネルを有し信号を入力／出力パ
ッドからマクロセルに伝える。各マクロセル内の各人力
／出力点は、経路指定チャネルに接続される入力又は出
力のために少なくとも２つの接点を有し、これによシ改
良された経路指定能力を与える。改良されたレイアウト
はまたマクロセルを少なくとも４つの論理ユニットに分
けることを可能にし、それによって論理セルの配置に柔
軟性を加え、経路指定能力を改善し、密度を高め、使用
されていない論理の電力ドレーｙを減少させる。
法で接続されるように配置された複数の半導体デバイス
を含む。第１および第２金属化層は複数のセルの上にら
シ、複数の経路指定チャネルを有し信号を入力／出力パ
ッドからマクロセルに伝える。各マクロセル内の各人力
／出力点は、経路指定チャネルに接続される入力又は出
力のために少なくとも２つの接点を有し、これによシ改
良された経路指定能力を与える。改良されたレイアウト
はまたマクロセルを少なくとも４つの論理ユニットに分
けることを可能にし、それによって論理セルの配置に柔
軟性を加え、経路指定能力を改善し、密度を高め、使用
されていない論理の電力ドレーｙを減少させる。
本発明の上記の、およびその他の目的、特徴および利点
は添付の図面とともに下記の詳細な説明から更によく理
解されるでおろう。
は添付の図面とともに下記の詳細な説明から更によく理
解されるでおろう。
３、発明の詳細な説明
第１図は入力／出力パッド２（図には少数のパッドしか
示してないン、出力セル３．バイアス発生器セル４．ク
ロック発生器セル５および主要セル（ｍａｊｏｒ ｏａ
ｌＬ ） ６を有するシリコン半導体基板１を含むマク
ロセルアレイを示す。金属化層（図示されていない）内
の経路指定チャネルは所望する論理によって決定される
方法によって任意のセルを互に、また人力／出力パッド
２に接続している。
示してないン、出力セル３．バイアス発生器セル４．ク
ロック発生器セル５および主要セル（ｍａｊｏｒ ｏａ
ｌＬ ） ６を有するシリコン半導体基板１を含むマク
ロセルアレイを示す。金属化層（図示されていない）内
の経路指定チャネルは所望する論理によって決定される
方法によって任意のセルを互に、また人力／出力パッド
２に接続している。
セ／ｌ／３．４および６．およびセル５および６は水平
に近接しているが、金属化が行われるまではセル間に実
際の電気的接触は行われない。各セルは一定の機能を与
えるような方法で金属化層によって接続される複数の半
導体デバイスを含む。各セルは２つ又はそれ以上の論理
ユニッ）７に分割してもよい。
に近接しているが、金属化が行われるまではセル間に実
際の電気的接触は行われない。各セルは一定の機能を与
えるような方法で金属化層によって接続される複数の半
導体デバイスを含む。各セルは２つ又はそれ以上の論理
ユニッ）７に分割してもよい。
３つの金属化層（図示されていない）が用いられ、そこ
では当業者に周知の方法で最初の２層はマクロヲ相互接
続し、第５の層はバワーノ・°ッシ／グ（ｐｏｗｅｒ
ｂｓａａ（外ｇ）ｆ：相互接続している。金属化層内の
水平経路指定チャネル８は所望する論理によって決定さ
れる方法によシもし必要ならば任意のセルを相互に、ま
た人力／出力パッド２に接続している。１つだけの水平
経路指定チャネルが第１図に示されているが、５０チヤ
ネルがセルの各水平行を横切ることもある。
では当業者に周知の方法で最初の２層はマクロヲ相互接
続し、第５の層はバワーノ・°ッシ／グ（ｐｏｗｅｒ
ｂｓａａ（外ｇ）ｆ：相互接続している。金属化層内の
水平経路指定チャネル８は所望する論理によって決定さ
れる方法によシもし必要ならば任意のセルを相互に、ま
た人力／出力パッド２に接続している。１つだけの水平
経路指定チャネルが第１図に示されているが、５０チヤ
ネルがセルの各水平行を横切ることもある。
金属化層内の垂直経路指定チャネル９（１チヤネルだけ
が示されている）は水平経路指定チャネル８の間を横切
って織るように配置され、それで接続して所望の論理を
与える。垂直経路指定チャネル９はセルの上を通らずに
セルの各画性（ｒｏｗ ）の間に位置している。１つだ
けの垂直経路指定チャネル９が示されているが、実際の
数はそれよシも多く、各チップの要求によって変わる。
が示されている）は水平経路指定チャネル８の間を横切
って織るように配置され、それで接続して所望の論理を
与える。垂直経路指定チャネル９はセルの上を通らずに
セルの各画性（ｒｏｗ ）の間に位置している。１つだ
けの垂直経路指定チャネル９が示されているが、実際の
数はそれよシも多く、各チップの要求によって変わる。
第２図は典厘的な主要セルの１Ａを含む論理ユニッ）７
ｔ−示す。論理ユニット７は、第１金属化層によって主
要セル内で相互接続されている（斜交平行線部位）複数
のトランジスタ１０および抵抗１１を含む。例えば、ト
ランジスタ１２のエミッタは金属１３によって抵抗１４
に接続されてしる。
ｔ−示す。論理ユニット７は、第１金属化層によって主
要セル内で相互接続されている（斜交平行線部位）複数
のトランジスタ１０および抵抗１１を含む。例えば、ト
ランジスタ１２のエミッタは金属１３によって抵抗１４
に接続されてしる。
ＦＲＥＭ：１ 、 ＦＲＩＩＢ２ 、 ＦＲＥＥ５ 、
ＦＲＥＥ）４およびＦＲＥｌｉ；５゜Ｏｉ 、 ０２
．０３．０４． ｌＮ１０１． ｌＮ１０２． ＩＮｌ
、 ＩＮ２゜ＩＮ５．ＩＮ４が第２図に示されている。
ＦＲＥＥ）４およびＦＲＥｌｉ；５゜Ｏｉ 、 ０２
．０３．０４． ｌＮ１０１． ｌＮ１０２． ＩＮｌ
、 ＩＮ２゜ＩＮ５．ＩＮ４が第２図に示されている。
ＶｃｃおよびＶＥＥは電源電圧を受けとＩ：＞ 、 ｖ
ＢＢ、 ｖＢＢ’およびＶＯ２はバイアス電圧を受けと
る。ＩＮｌ、 ＩＮ２ 。
ＢＢ、 ｖＢＢ’およびＶＯ２はバイアス電圧を受けと
る。ＩＮｌ、 ＩＮ２ 。
ＩＮ３およびＩＮ４は入力信号を受信し、０１ 、０２
゜０３および０４は出力信号を与え、ｌＮ１０１ 、
ｌＮ１０２は入力信号を受信するか、又は出力信号を与
える。
゜０３および０４は出力信号を与え、ｌＮ１０１ 、
ｌＮ１０２は入力信号を受信するか、又は出力信号を与
える。
ＦＲＥＥｌ、 ＦＲＥＥ２ 、 ＦＲＩＥＥ５ 、 Ｆ
ＲＥｌｉ４およびＦＲＩｆｊＥ５は特定の信号の専用で
はなく、任意のマクロを相互接続してもよい。とのＡセ
ルに接続されている１５の水平経路指定チャネル８のう
ちのどのチャネルも別のセルおよび入力／出力パッド２
に接続させてもよい。
ＲＥｌｉ４およびＦＲＩｆｊＥ５は特定の信号の専用で
はなく、任意のマクロを相互接続してもよい。とのＡセ
ルに接続されている１５の水平経路指定チャネル８のう
ちのどのチャネルも別のセルおよび入力／出力パッド２
に接続させてもよい。
トランジスタ１０．抵抗１１および水平経路指定チャネ
ル８０間の接続は論理ユニット７が異なれば変えてもよ
い。例えば第２図に示されている論理ユニット７の場合
には、電源バスＶＣＣは金属１６によりて抵抗１５に接
続され、この接続はＸによって示されている。０２は金
属１７に接続され、水平経路指定チャネル０４は金属１
９に接続されている。
ル８０間の接続は論理ユニット７が異なれば変えてもよ
い。例えば第２図に示されている論理ユニット７の場合
には、電源バスＶＣＣは金属１６によりて抵抗１５に接
続され、この接続はＸによって示されている。０２は金
属１７に接続され、水平経路指定チャネル０４は金属１
９に接続されている。
水平経路指定チャネルｌＮ１０２は金属２１に接続され
てφる。バイアス電圧ＶＢＥは金属２３に接続され、水
平経路指定チャネルＩＮ２は金属２４に接続されている
。バイアス電圧ＹＣ８は金属２６に接続され、ＶＩＮＢ
は金属２７．２９に接続さ五ている。
てφる。バイアス電圧ＶＢＥは金属２３に接続され、水
平経路指定チャネルＩＮ２は金属２４に接続されている
。バイアス電圧ＹＣ８は金属２６に接続され、ＶＩＮＢ
は金属２７．２９に接続さ五ている。
入力又は出力信号を有する第２図の論理ユニットのトラ
ンジスタ１０および抵抗１１の各々は金属１７、１８．
１９．２０．２１ 、２２．２４．２５によりて水平経
路指定チャネル０１ 、０２．０５．０４． ｌＮ１０
１． ｌＮ１０２゜ＩＮｌ、 ＩＮ２． ＩＮ５ 、
ＩＮ４に接続されて腟る。金属１７、１Ｂ、 １９．２
０．２１ 、２２．２４．２５０缶々はこれらの水平経
路指定チャネル８と２つ以上の接点を有する。論理ユニ
ット７上のすべての入力および出力点について二重接点
を有する利点は次のように説明できる。水平経路指定チ
ャネルＩＮ２は点３１において金属２４に接続されてい
る。水平経路指定チャネルＩＮ２は金属２５の接点３２
を横切っておジ、それによって別の経路指定チャネル８
が点３２において金属２５と接触するのを防いでいる。
ンジスタ１０および抵抗１１の各々は金属１７、１８．
１９．２０．２１ 、２２．２４．２５によりて水平経
路指定チャネル０１ 、０２．０５．０４． ｌＮ１０
１． ｌＮ１０２゜ＩＮｌ、 ＩＮ２． ＩＮ５ 、
ＩＮ４に接続されて腟る。金属１７、１Ｂ、 １９．２
０．２１ 、２２．２４．２５０缶々はこれらの水平経
路指定チャネル８と２つ以上の接点を有する。論理ユニ
ット７上のすべての入力および出力点について二重接点
を有する利点は次のように説明できる。水平経路指定チ
ャネルＩＮ２は点３１において金属２４に接続されてい
る。水平経路指定チャネルＩＮ２は金属２５の接点３２
を横切っておジ、それによって別の経路指定チャネル８
が点３２において金属２５と接触するのを防いでいる。
金属２５上の追加の接点３５によシ水平経路指定チャネ
ルＩＮ１はＩＮ２の代わシになることができる。このア
クセス可能性の増大は各セル６内に用いられるトランジ
スタ１０および抵抗う１の数を増加させる。従って、電
流を引き込む使用されていない論理機能を少なくするこ
とによって密度は高くなシ、電力ドレーンは減少する。
ルＩＮ１はＩＮ２の代わシになることができる。このア
クセス可能性の増大は各セル６内に用いられるトランジ
スタ１０および抵抗う１の数を増加させる。従って、電
流を引き込む使用されていない論理機能を少なくするこ
とによって密度は高くなシ、電力ドレーンは減少する。
垂直および水平経路指定チャネルの改善された経路指定
能力を有し、それによって密度が高められ電力ドレーン
が減少したマクロセルアレイが上記に提供されているこ
とが認識されるはずである。
能力を有し、それによって密度が高められ電力ドレーン
が減少したマクロセルアレイが上記に提供されているこ
とが認識されるはずである。
第１図は、マクロセルアレイのセルレイアウトの図であ
る。 第２図は、本発明の好ましい実施例を示すマクロセルア
レイのＡセルの図である。 特許出願人 モトローラ・インコーポレゴテッド代理人
弁理士 玉 蟲 久 五 部 Ｉｉ′ＩＣ，１ 、Ｆ”ＩＣ，，２
る。 第２図は、本発明の好ましい実施例を示すマクロセルア
レイのＡセルの図である。 特許出願人 モトローラ・インコーポレゴテッド代理人
弁理士 玉 蟲 久 五 部 Ｉｉ′ＩＣ，１ 、Ｆ”ＩＣ，，２
Claims (1)
- 【特許請求の範囲】 １、平らな表面を有する半導体基板と。 その各々が前記基板に選択されたパターンで形成された
複数のトランジスタおよび複数の抵抗を有する複数のセ
ルと。 その各々が入力信号を交信し出力信号を送信するように
適合された。前記表面上に置かれた複数の入力／出力パ
ッドと。 前記セルの各セル内で前記複数のトランジスタおよび前
記複数の抵抗を相互接続させ、１つ又は複数の前記半導
体デバイスに結合した第１部分と第１およびＭ２接点を
有する第２部分とを含む第１接続手段と。 前記Ｎ１接続手段の上にある複数の経路指定チャネルを
有し、前記経路指定チャネルは前記入力／出カバ、ドの
うちの１つと前記第１および前記第２接点のうちの少な
くとも１つの接点との間に選択的に結合している第２接
続手段と、ｔ−含むマクロセルアレイ。 λ前記第１接続手段は、金属化パターンから成る特許請
求の範囲第１項記載のマクロセルアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US51004883A | 1983-07-01 | 1983-07-01 | |
| US510048 | 1983-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028243A true JPS6028243A (ja) | 1985-02-13 |
Family
ID=24029159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13181384A Pending JPS6028243A (ja) | 1983-07-01 | 1984-06-26 | マクロセルアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410873A (en) * | 1991-06-03 | 1995-05-02 | Isuzu Motors Limited | Apparatus for diminishing nitrogen oxides |
| JP2009002199A (ja) * | 2007-06-20 | 2009-01-08 | Toyota Motor Corp | 内燃機関の燃料噴射制御装置 |
-
1984
- 1984-06-26 JP JP13181384A patent/JPS6028243A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410873A (en) * | 1991-06-03 | 1995-05-02 | Isuzu Motors Limited | Apparatus for diminishing nitrogen oxides |
| JP2009002199A (ja) * | 2007-06-20 | 2009-01-08 | Toyota Motor Corp | 内燃機関の燃料噴射制御装置 |
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