JPS602818B2

JPS602818B2 - デイジタル・データ通信装置

Info

Publication number: JPS602818B2
Application number: JP52116972A
Authority: JP
Inventors: ペ−タ−・ミカエル・コツグ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-10-04
Filing date: 1977-09-30
Publication date: 1985-01-24
Also published as: GB1541342A; FR2366640B1; DE2741886A1; CA1092715A; IT1084773B; FR2366640A1; JPS5345946A; AU2887377A; US4085448A; AU510023B2

Description

【発明の詳細な説明】本発明はディジタル・データ通信装置に係り、更に詳細
に説明すれば障害許容（ＦａｕｌｔＴｏｌｅｒａＭｅ）
機能を備えたディジタル・データ通信装置に係る。

本発明の背景をなす先行技術には数多くのものがあるが
、以下では本発明の理解を容易にするため、これらの先
行技術と本発明の相違点を瓶述する。

Ｋ．Ｔｈｍ技ｒ＆Ｅ．Ｊｅｎｓｅｎ、“ ＡＳ
ｙｓｔｅｍａｔｉｃＡｐｐｒｏａｃｈｔｏｔｈｅ
ＤｅｓｉｇｎｏｆＤｉｇｉねＩＢｕＳｉｎｇＳ
ＵＭｔｕｒｅ ”、Ｐｒ比．ＦＪＣＣ、ｐｐ，７
１９（１９７２）は、一般的なデータ・バス構成を検討
しているに留まり、本発明に従った構成、特に４つのサ
ブ・バスのうち２つを制御情報のために使用し且つ他の
２つを制御タイミングのために使用するということを意
図していない。

この論文はまた障害許容についても触れる処がない。Ｉ
ＢＭＴＤＢ、Ｖｏｌ，１２・Ｎｏ．１・Ｊｕ肥１９
６９・ｐｐ．１６３は、一般的なディジタル・バス構成
よりもむしろ通信線を扱っている。

この論文に記載されたライン・アダプタは、本発明のよ
うに、薄信線上の信号を検査していないばかりか、プロ
グラマブルでもない。ｍＭＴＤＢ、Ｖｏｌ．９、Ｎｏ
．５、０ｃｔ．１９６６、ｐｐ．４私は、本発明の如く
時間にセンシティブな通信を開示するものではない。

ＩＢＭＴＤＢ、Ｖｏｌ．８、Ｎｏ．入Ａｕｇ．１９６
５、ｐｐ．３鱗は、制御情報を供給するために別個のサ
ブ・バスを使用することを意図していない。

米国特許第紙５１９０５号は、エラー検査方法及び装置
を開示するが、これは本発明のようにバス信号タイミン
グ又はプログラマフル・インタフェースを検査するため
に複数のサブ・バスを利用するものではない。

米国特許第３４３４１１５号は、刻時動作型のシーケン
ス・コントローラを開示するに蟹り、本発明の如きイン
タフェース・ユニット又はバス構成のいずれをも開示し
ていない。

米国特許第３５１７１７１号は、バス・モニタを使用し
たデータ処理システムを示しているが、これらのモニ外
まこのシステムで使用されるエラー検出コードのための
エラー検出器であるにすぎない。

本発明で使用される如き文字確認（Ｖａｌｉｄａｔｉｏ
ｎ）又はプロトコル・タイミング検査を行なうための手
段はこのシステムには備えられていない。米国特許第３
球４紙７号は、複数の遠隔位贋と中央位置を共通回線で
接続したデータ収集装置を開示するが、制御情報及び制
御信号の両方のためのサブ・バスを意図していない。さ
らに、本発明で使用される如き独特のモニタリング・シ
ステムやプログラマブル・インタフェース・ユニットも
全く開示されていない。米国特許第３５３６９０２号‘
ま、電話交換機のためのシ−ケンス・ステップ検査回路
を開示するに留まり、データ・バスの構成とは無関係で
ある。

米国特許第３私６５１ｙ戦よ、処理装置からのコマンド
に応じてディジタル論理の動作を検査するためのシステ
ムを意図しているにすぎない。それに対し、本発明はサ
ブ・バスを介して送られる信号をいかなる時にも検出す
ることができるような定常的に動作する検査システムへ
向けられている。また、この米国特許はプログラマブル
・インタフェース・ユニットを使用することについても
触れる処がない。米国特許第３６４８２５６号は、或る
種の障害検出及び再試行機能を備えた直列式のバス構成
を開示するが、本発明は制御及びデータ信号の両方を有
する一般的な並列式バス構成に係る。前記した先行技術
は出願人にとって最良であると思われるものを示したに
すぎず、これらの先行技術よりも一層適切な先行技術が
存在しないことを意味するものではないことに注意すべ
きである。

従って本発明の目的は、障害許容型のデータ・バス構成
を提供することにある。

本発明の他の目的は、多くの用途のために修正すること
ができる一般的な通信プロトコルを有する如きデータ・
バス構成を提供することにある。

本発明の他の目的は、一般的なプロトコルを使用するこ
とにより障害を含む通信を検出するとともに、そのよう
な通信を分離することができるようなプログラマブル。
インタフェース・ユニットを提供することにある。簡単
に説明すれば、本発明に従ったデータ・バス構成では、
モジュール間でやりとりされる制御情報は開始モジュー
ル及び追従モジュ−ルからの文字情報を伝送するための
２組のサプ・バスヘグル…ブ化され、一方、これらのサ
ブ・バスは開始モジュール及び追従モジュールに関連す
る他のストローブ・サブ・バスによって制御される。

このバス構成は通信に含まれる２モジュールの各々によ
って駆動される各線の或る型について対称的である。適
当なエラー検出及び訂正コードを使用すると、本発明の
基本的なバス通信ブロトコルを変更せずに、可能なバス
障害を克服することができる。このバス構成に関連して
提供される本発明のバス・モニ外ま、伝送中の諸文字の
有効性を検査するとともに、ストローブ・サプ・バス上
の制御信号のタイミングをも検査するように動作する。
さらに、このバスに関連してプログラマプル・インタフ
ェース・ユニットが設けられる。このユニットは後述す
るように諸サブ・バスの動作を制御するために謙出専用
メモリを備えることが望ましい。以下図面を参照して本
発明の実施態様を説明する。

第１図は本発明に従った最小のバス構成を示す。

データを交換する２モジュールが第１図に示されており
、これらのモジュールは開始モジュール（ｌｎｉｔｉａ
ｔｏｒ）１及び追従モジュール（Ｆｏｌｌｏｗｅｒ）
３と呼ばれる。以下の説明中、開始モジュールとは通信
シ−ケンスを開始したモジュールのことを言い、追従モ
ジュールとはその通信に応答するモジュールのことを言
うものとする。これらの２モジュールを結合するために
、少なくとも５つのサブ・バス５，７，９，１１及び１
３が設けられる。「１ストローブ」と表記されたサブ・
バス５は開始モジュール１によって駆動される１本の線
から成り、単一の交換シーケンスの開始及び終了を信号
する。「Ｆストローブ」と表記されたサブ・バス７は追
従モジュール３によって駆動される１本の線から成り、
開始モジュール１からのコマンドが受信されたことを信
号する。「１文字」と表記されたサブ・バス９は開始モ
ジュール１によって駆動される１本以上の線から成り、
開始モジュール１が追従モジュール３へ与えるべき情報
を伝送する。「Ｆ文字」と表記されたサブ・バス１１は
追従モジュール３によって駆動される１本以上の線から
成り、「１文字」信号に応答して追従モジュール３から
与えられる情報を伝送する。「リセツト」と表記された
線１３は後述するようにバス・モニタ１５によって駆動
される１本の線から成り、エラーが検出されたときバス
・ィンフェースを既知の状態ヘリセットする。但し、以
下では記述を簡潔にするため、主としてこれらのサブ・
バスに現われる信号に即して説明を行ない、これらの信
号を参照する場合には前記した表記を利用するものとす
る。たとえば、「１ストロープ」信号とは、１ストロー
ブ・サプ・バス５に鷹かれる信号のことをいう、等々で
ある。第２図には、第１図のバス構成を利用して通信を
行なうための標準的なシ−ケンスが図示されている。開
始モジュール１は、バスの使用を許可されると、所望の
コマンドとしてのｒｌ文字一宿号をサブ・バス９に置き
、そして短いデスキュ−遅延の後に、「１ストローブ」
信号を上昇させる。これら２つの活動は完全なシーケン
スを開始させる。「１ストロープ」信号が上昇すると、
追従モジュール３はコマンドとしての「１文字」信号を
受信し、指示された動作を開始し、そしてその応答とし
ての「Ｆ文字」信号をサブ・バス１１に置く。別のデス
キュー遅延の後、追従モジュール３は「Ｆストロープ」
信号を上昇させる。この信号の上昇は、開始モジュール
１に対し、追従モジュール３からの「Ｆ文字」信号を受
信し且つ「１ストローブ一宿号を下降させることによっ
てその受信を信号せよ、ということを指示する。第２図
に示すように、「１文字一宿号も「１ストローブ」信号
と同時に下降する。「１ストローブ」信号の下降は、追
従モジュール３に対し、「Ｆ文字」信号が受信されたこ
とを信号する。追従モジュール３は、この状態を確認す
るに際し、「Ｆストロープ」及び「Ｆ文字」信号を同時
に下降させ、以てこのシーケンスを終了させる。「Ｆス
トロープ」信号が下降すると、このバスは完全に自由と
なるので、開始モジュール１は他のコマンドによってこ
のシーケンスを再開することができる。「１ストローブ
」及び「Ｆストローブ」信号はバス上のすべての通信を
同期させるためのものであり、バスを介して通信される
正確な情報とは全く無関係である。

「１文字」及び「Ｆ文字」信号は、開始モジュール１の
要求及び追従モジュール３の応答に関係するすべての情
報であって、情報転送の実際のタイミングには包含され
ない情報を保持する。このことは、同じバス線がタイミ
ング及び情報転送の両方に包含されるような多くのバス
構成と著しい対照をなす。第１図のバス機成は、タイミ
ングと制御の分離に影響を与えることなく、さらに洗練
することができる。

たとえば、第１図には１つの開始モジュールーと１つの
追従モジュール３が示されているにすぎないけれども、
複数の開始モジュールと複‐数の追従モジュールによっ
て１つのバスを共有させるためには、周知の技法を通常
の様式で応用すればよい。すなわち、任意の開始モジュ
ールが“バス要求”線を付勢し、そして該モジュールへ
の“バス許可”線が付勢されるとき、その通信を開始さ
せるようにすればよい。バスが許可されると、「１文字
」信号中にある開始モジュールの通信情報の一部は追従
モジュールの識別コードとなりえ、かくてどの追従モジ
ュールが応答すべきかということを指示する。同じ線が
タイミング及び情報の両方を伝送する如き大部分のバス
では、破壊されたコネクタやバス駆動回路又は受信回路
の障害の如き基本的なバス障害を検出したり訂正したり
するための障害許容能力を設けることは、可能であると
しても面箆である。

転送中の情報が種々のバス線における時間シーケンスの
変動に基づいて抽出されるような場合には、エラー訂正
コードの如き比較的優れた技法を利用したとしても、良
好な結果は得られない。前記した第１図のバス構成は、
これとは正反対である。つまり、バス・タイミングのす
べては「１ストローブ」及び「Ｆストローブ」信号によ
って与えられ、そして「１文字」及び「Ｆ文字」信号は
静止状態で観察されるから、標準的な任意のエラー検出
又は訂正コードをこれらの信号に適用することが可能で
あり、しかも第２図に示す基本的な信号プロトコルを変
える必要は全くない。同様に、「１ストローブ」及び「
Ｆストローブ」信号は通信に関係する情報を全く含まな
いので、これらの信号をタイミング信号に一層適した任
意の方法（たとえば線路の２重化）で保護することがで
きる。第１図のバス構成は、本発明に従った最小のバス
構成を示すにすぎない。

新たなサブ・バスを追加してこれらのサブ・バスを前記
の基本的な信号シーケンスで制御することも可能である
。たとえば、第１図のバス構成に双方向性データ・サブ
・バスを追加すれば、中央処理ユニット（ＣＰＵ）をメ
モリ・モジュール又は１／０制御装置へ結合することが
できる。第３図はこのような配列を示す。第３図中、サ
プ・バス５，７，９，１１及び１３はタイミング及びコ
マンド信号の転送バスを与えるのに対し、データ・サブ
・バス１７はＣＰＵＩ９とメモリ２１の間の両方向性デ
ータ転送バスを与える。この配列の動作はバス・モニタ
兼礎成制御装置２３の制御下にある。第４図は第３図の
配列の信号シーケンスを例示する。この例では、開始モ
ジュールであるＣＰＵＩ９は“議出し一計算−書込み”
シーケンスを要求し、追従モジュールであるメモリ２１
はこの要求に応じてデータをＣＰＵＩ９へ転送し、ＣＰ
ＵＩ９はこのデータを修正してメモリ２１へ戻し、そし
てメモリ２１は修正済みのデータを元の位置へ書き込む
。最初の情報は「ＩＣＩ」と表記された「１文字」信号
であり、これはデータ・サブ・バス１７にアドレスが置
かれていることを指示するために、このアドレスと同時
に１文字サブ・バス９に与えられる。その後、「ＦＣＩ
」と表記された「Ｆ文字」信号が上昇し、アドレスが受
信されたこと及び議出しが開始されたことを指示する。
続いて、「Ｆストローブ」信号が上昇された後「該信号
及び「ＦＣＬ信号は同時に終了する。次に、「ＩＣ２」
信号が上昇してデータの受信要求を指示した後、「１ス
トロープ」信号が上昇する。「ＦＣ２」信号が上昇しデ
ータ・サブ・バス１７にデータが置かれていることを指
示した後、「Ｆストロープ」信号が上昇する。データ・
サブ・バス１７上のデータは、「ＦＣ２」信号と同じ持
続時間を有する。これらの３信号が同時に終了した後、
計算期間が取られ、それに続いてメモリ２１へ書込むべ
き修正データがデータ・サブ・バス１７に与えられる。
この時点で、「ＩＣ３」信号が生じて修正データがデー
タ・サプ・バス１７に置かれていることを指示し、続い
て「１ストローブ」信号が上昇する。その後、「ＦＣ３
」信号が生じて修正データが受信されたこと及び書込み
が開始されたことを指示し、それに続いて「Ｆストロー
ブ」信号が生ずる。これらの信号が終了すると、シーケ
ンスが完了する。前述のことから、１文字サプ・バス９
、Ｆ文字サブ・バス１１及びデータ・サフ・バス１７に
対するタイミング及び同期は１ストローブ・サプ・バス
５及びＦストローブ・サブ・バス７から完全に導かれる
こと、そして前者のバス転送はコマンド情報が異なるだ
けで完全に同じ信号プロトコルを使用することが理解さ
れよつｏまた本発明に従ったバス・モニタ２３は、バス
通信シーケンスでエラーが生じた時点と、そのエラーの
原因となった特定のモジュールを決定することができる
。

第５図は可能なモニタ構成の概略ブロック図を示す。モ
ニタ２３は２部分から成り、その一方は１ストローブ・
サプ・バス５及びＦストローブ・サブ・バス７の信号プ
ロトコルを検査し、他方は１文字サブ・バス９及びＦ文
字サフ・バス１１上のコマンドの有効性を検査する。プ
ロトコル・タイミング検査装置３１は１ストローブ・サ
ブ。バス５及びＦストローブ・サブ・バス７から入力を
受取り、「ストロ−ブ」と表記された線３２に出力信号
を供給するとともに、ＯＲ回路３７及び３９へ接続され
た線３３及び３５にも出力信号を供給する。１文字サブ
・バス９及びＦ文字サブ・バス１１上にあるコマンドの
有効性は文字確認装置４１によって決定される。

この装置は１文字サブ・バス９及びＦ文字サブ・バス１
１から入力を受取り、またプロトコル・タイミング検査
装置３１からストローブ線３２を介して入力を受取り、
そして線４３，４５及び４７に出力信号を供給する。線
４３はＯＲ回路３７の第２入力へ接続されるのに対し、
線４５及び４７はＯＲ回路５１の２入力へ接続される。
ＯＲ回路５１の出力はＯＲ回路３９の第２入力へ接続さ
れ、ＯＲ回路３７及び３９の出力はＯＲ回路５３の入力
へ接続される。ＯＲ回路５３はリセット線１３へ出力を
供給する。また、ＯＲ回路３７及び３９の出力は「ＦＬ
及び「ＦＦ」と表記された線へそれぞれ接続される。こ
れらの線は開始モジュール及び追従モジュールの障害を
それぞれ指示する。プロトコル・タイミング検査装置３
１の出力線３３は開始モジュールの無効なタイミングを
指示し、一方、文字確認装置４１の出力線４３は無効な
「１文字」信号を指示する。これらのいずれかの状態は
線ＦＩに出力を与えて開始モジュールの障害を指示させ
るとともに、リセット線１３にも信号を生ぜしめる。線
４５は無効な「Ｆ文字」一信号を指示し、線４７は無効
な組合わせを指示する。これらのいずれかの状態はＯＲ
回路５１を介してＯＲ回路３９から出力を生ぜしめるこ
とにより追従モジュールの障害を指示するとともに、プ
ロトコル・タイミング検査装置３１から線３５に出力が
生ぜられた時点をも指示する。このようにして、線ＦＦ
に力が与えられ、またＯＲ回路５３を介してリセツト線
１３にも出力が与えられる。第６図はプロトコル・タイ
ミング検査装置３１の状態図であり、起りうる種々の状
態及びそれらの遷移を表わす。Ａ乃至Ｅと表記された各
円はこの装置の可能な状態を表わす。一般に、状態Ａ乃
至Ｄは「１ストローブ」及び「Ｆストロープ」信号が取
りうる値の４つの可能な組合わせを表わす。つまり、状
態Ａは「１ストローブ」及び「Ｆストロープ」信号が両
者ともに不活勢であることを表わし、状態Ｂは「１スト
ローブ」信号が活勢で「Ｆストローブ」信号が不活勢で
あることを、状態Ｃは「１ストローブ」及び「Ｆストロ
ーブ」信号が両者ともに活勢であることを、そして状態
Ｄは「１ストローブ」信号が不活勢で「Ｆストローブ」
信号が活勢であることを表わす。状態Ｅは追従モジュー
ルの障害を表わし、状態Ｆ‘ま開始モジュールの障害を
表わす。括弧内の２進数及び矢印に隣接する２進数は状
態遷移を生ぜしめた「１ストローブ」及び「Ｆストロー
ブ一宿号の状態を表わす。状態Ａは通常の静止状態であ
り、バス通信が行なわれていない場合に相当する。

状態Ｂへの遷移は、「１ストローブ」信号が上昇すると
きに起こる。状態Ｃに入るのは、それに続いて「Ｆスト
ローブ」信号が上昇する場合である。「１ストロープ」
信号の下降は状態Ｄへの遷移を生ぜしめ、続いて「Ｆス
トｏ−プ」信号が下降するとき、状態Ａへ復帰する。従
って、通常の状態シーケンスはＡ一Ｂ一Ｃ一Ｄ−Ａであ
る。第６図から明らかなように、「１ストローフ」及び
「Ｆストローブ」信号の他のシ−ケンスは不適正であり
、障害シーケンスの原因に応じて状態Ｅ又は状態Ｆへの
遷移を生ぜしめる。

また、状態８乃至Ｄでは、障害のために「１ストロープ
」又は「Ｆストローブ」信号が或る時限内に変化しない
とき、エラー指示が生ぜられる。この機能を利用すれば
、開始又は追従モジュールのいずれかが予定の時間内に
応答しないことを検出することができる。プロトコル・
タイミング検査装置３１の詳細については後述する。こ
こで文字確認装置４１を説明すると、その主たる目的は
１文字サブ・バス９及びＦ文字サブ・バス１１を介して
転送されるコマンド文字が適正であり且つそれらの組合
わせも適正であることを検査することにある。

この装置がこの検査を行なうのは、プロトコル・タイミ
ング検査菱鷹３１からストローブ線３２を介して入力信
号を受取る場合、すなわち１文字サブ・バス９及びＦ文
字サフ・バス１１が安定な情報を保持すべき時間を指
示される場合である。このストローブは第６図の状態Ｂ
から状態Ｃへの遷移に基づいて導かれ、そしてこれは第
２図の「Ｆストローブ」信号の立上りに一致する。殆ん
どの適用では、文字確認装置４１によって遂行される確
認動作は、‘１１「１文字」信号が有効なコマンドであ
ること、■「Ｆ文字」信号が有効なコマンドであること
、そして脚「１文字」及び「Ｆ文字」信号の組合わせが
有効であること、を確認する簡単なテーブル索引機能で
ありうる。

このような検査を実現することは比較的簡単であり、論
理回路によって直接比較を行なうことからＰＬＡ（Ｐｒ
ｏ母ａｍｍａｂｌｅＬｏｇｃＡｒｒａｙ）又は諸出専用
メモリ（ＲＯＭ）を使用することまでを包含する。後者
の接近法を採用すると、穣準的なバス・モニタの基本構
成を１つだけ設計すればよく、しかもＰＬＡ又はＲＯＭ
のプログラミングを単に変更するだけで種々のシステム
に充用することができるので、その効果は大なるものが
ある。文字確認装置４１にＲＯＭを利用する場合、その
入力アドレス・ビットの数は少なくとも１文字サフ・バ
ス９及びＦ文字サブ・バス１１に含まれる線の数に等し
くなければならず、そしてＰＯＭは少くとも３出力（１
ワードあたり３ビット）を与えなければならない。この
ＲＯＭの各ワードは「１文字」及び「Ｆ文字」信号の種
々の組合わせにそれぞれ対応する。既に指適したように
、文字確認装置４１は３つの出力信号を有しており、こ
れらによって種々の障害すなわち無効な「１文字」信号
、無効な「Ｆ文字」信号又は「１文字」及び「Ｆ文字」
信号の無効な組合わせを指示する。

最後の２つのケースは追従モジュールに障害がある状況
を表わす。文字確認装置４１及びプロトコル・タイミン
グ検査装置３１の諸出力は前記したように複数のＯＲ回
路で組合わされ、かくて開始モジュール及び／又は追従
モジュールの障害を指示する。もしこれらのいずれかが
指示されると、リセット線１３が上昇されて通信をキャ
ンセルするとともに、両モジュールをエラー回復シーケ
ンスへ強制することになる。ここで注意すべきは、新し
い適用については文字確認装置４１におけるＰＬＡ又
はＲＯＭのプログラミングを変更することだけが必要で
あって該装置の残りの部分は全く変更する必要がないと
いうことである。データ通信に関する付加的な検査を遂
行するために、第５図の基本的なバス・モニタを種々変
形することができる。たとえば、もし「１文字」及び「
Ｆ文字」信号を保護するために標準的なエラー検出及び
／又は訂正コードが使用されるならば、ＲＯＭ又はＰＬ
Ａを５出力を与えるように拡張し、そしてその追加の２
ビットによって「１文字」及び「Ｆ文字」サブ・バスの
障害コードを指示させることができる。これは無効な「
１文字」又は「Ｆ文字」信号を含む状況とは異なる。な
ぜなら、これらのサブ・バスのためのテーブル索引に関
連してエラー訂正コ−ドを使用すれば、「１文字」又は
「Ｆ文字」信号の本来の内容が導かれる筈だからである
。障害コード線はそのコードがエラー・フリー・ワード
でないときに上昇され、そしてこれらの追加的な２線の
出力は潜在的なモジュール・インタフェース又はバスの
障害を指示するために使用されよう。既に指導したよう
に、本発明に従ったバス構成は、バスへ俊綾すべき任意
のデバイスへ適合しうる標準のプログラマブル・インタ
フェース・ユニットを利用した実現形態に適している。
これと同じ設計は、ＣＰＵのようにそれ自体で複雑な通
信シーケンスを生成しうるデバイスについて使用するこ
とができるばかりでなく、実質上、簡単な周辺デバイス
に対する完全な制御装置としても使用することができる
。本発明に従ったプログラマプル・インタフェース・ユ
ニットの一般的な設計は第７図に示されている。この設
計は、簡単のためにＲＯＭを使用することを基礎として
いる。このインタフェース・ユニットは、「１文字」及
び「Ｆ文字」信号、「Ｆストローブ」及び「１ストロー
ブ」信号に加えて、このユニットとその関連する周辺デ
バイスとの間に介在する他の組の信号を必要とする。こ
れらの信号には、このユニットの動作の種類を選択する
ための「１モード」又は「Ｆモード一宿号、次に出力す
べき文字を指示する１組の「文字選択」信号、開始モジ
ュールのシーケンスを開始させるための「１シーケンス
開始」信号、追従モジュールのシーケンスを開始させる
ための「Ｆシーケンス開始」信号、このモジュールとの
通信に最後に関与した他のモジュールから受信さるべき
技後の文字を指示する「入力文字」信号が含まれる。ま
た、「入力文字」信号が有効であることを指示する「入
力文字可用」信号もある。第７図の配列では、或るデバ
イスが開始モジュールになるとき、プログラマブル・イ
ンタフェース・ユニットへ「１モード」信号が与えられ
、「文字選択」信号は所望の「１文字」信号を選択する
コードヘセツトされ、そして「１シーケンス開始」信号
が上昇される。

次いで、「文字選択」信号の制御下で、ＲＯＭＩの出力
に生ぜられた所望の「１文字一宿号はＲＩレジスタヘゲ
ートされ、そこからさらに１文字サブ・バス９が贋かれ
る。というのは、この状況では線ＳＩが上昇してＡＮＤ
回路６１を付勢するからであり。線ＳＩが上昇するのは
、ＡＮＤ回路６６の入力に加わる「１シーケンス開始」
信号がアップで、フリツプフロツプ６４の出力がダウン
であるからである。「１文字」信号が安定化することを
保証するために遅延回路６３によって与えられる短い遅
延の後、「１ストローブ一宿号が上昇する。追従モジュ
ールがサブ・バス１１に「Ｆ文字」信号を置くとき、Ａ
ＮＤ回路６２を介してＲＯＭ２へ入力が供給される。Ｒ
ＯＭ２は、この「Ｆ文字一宿号を、問題のデバイスが所
望するステータス表示へ変換する。この表示はＲ２レジ
スタヘロードされ、そこから「入力文字」線を介して関
連デバイスにアクセス可能となる。この時点では、いず
れかの「モード」信号がアップで、「Ｆストローブ一宿
号もアップであるから、フリツプフロツプ６４へセット
信号が与えられる。かくて、ｒ入力文字可用」信号が上
昇して「Ｆ文字」信号の到着を指示する。それと同時に
、「入力文字可用Ｊ信号の上昇により「１ストロープ」
信号が下降し、従って１シーケンスを完了させるととも
に、フリツブフロツプ６４をもリセツトする。Ｆシーケ
ンスも前記と同様である。

インタフェース・ユニットへ後続されたデバイスは該ユ
ニットへ「Ｆモ−ド」信号を供給し、これにより「１文
字」信号が解読のためにＲＯＭ２へゲートされる。「１
ストローブ」信号が上昇すると、Ｒ２レジスタがロード
され、そしてフリツプフロツプ６４がセットされる。前
記デバイスは、その所望の活動を遂行した後、所望の「
Ｆ文字」信号を選択するコードを「文字選択」線に鷹き
、そして「Ｆシーケンス開始」信号を上昇させる。この
結果、線Ｓ２が上昇し、そして遅延回路６５による短い
遅延の後、「Ｆストロープ」信号が上昇する。従って、
「Ｆ文字」信号がサブ・バス１１に置かれ、そしてこの
信号が安定化するに必要な時間の後、「Ｆストローブ」
信号が上昇する。「１ストローブＪ信号が下降すると、
それに応じて「Ｆストローブ」信号も下降する。１モー
ド又はＦモードのいずれについても、「入力文字可用」
信号はシーケンス完了時に［降する。

この適用例でＲＯＭを使用すると、幾つかの利点が得ら
れる。

第１に、「文字選択」信号や「入力文字」信号の如きデ
バイスに依存する信号を、サブ・バスに置かれる実際の
文字信号へ任意の態様で変換することができる。第２に
、プログラマブル・インタフェース・ユニットへ接続さ
れたデバイスを何ら変更することなく、サブ・バスに置
かれる文字信号を定義したりその意味を標準化すること
ができる。第３に、出力される「１文字」及び「Ｆ文字
」信号に対し任意のエラー検出及び／又は訂正コードを
付加することができ、また入力文字をそれと同等の様式
で解読することができる。この没後の機能を実現するに
は、たとえばコード化された文字を生成及び解読するよ
うにＲＯＭのサイズを拡大することだけが必要であるに
すぎない。さらに、第７図の配列によれば、ＲＯＭ２の
出力の全部又は一部を、「１シーケンス開始一宿号又は
「文字選択」信号の如き他のデバイス・インタフェース
信号へ帰還することができる。

この場合、一旦起動されたプログラマフル・ィンタフェ
ース・ユニットは、デバイスとの相互作用を必要とする
ことなく幾つかの文字交換シーケンスを通してそのま進
行する。また、ＲＯＭ２から謙出される内容はモード及
び入力文字の関数であるから、このユニットの半通宿の
ために送出される次の文字も先行する入力文字の関数に
なる。かくて、インタフェース・ユニット相互間の複雑
な通信シーケンスを該ユニットにおいて内蔵化すること
ができるので、これらのユニットによりバス・システム
へ結合されるデバイスにはプログラム能力を殆んどか又
は全く与える必要がない。従って、「入力文字」及び「
文字選択」信号を利用することにより、プログラマフル
・インタフェース・ユニットを簡単な周辺デバイスのた
めの比較的複雑な制御装置に仕立てることができる。こ
のことは第８図に関連して以下で詳述する。第７図のプ
ログラマフル・インタフェース・ユニットはモジュラ構
造を有する。ＲＯＭのサイズは比較的任意であり、デバ
イスをインタフェースするに必要なビット数へ変更する
ことができる。制約があるとすれば、それはＲＯＭ１に
おける１ワードあたりのビット数は少なくとも「１文字
」信号中のビット数に等しく、そしてＲＯＭ２のアドレ
ス・ビットの数は少なくとも「Ｆ文字」信号中のビット
数に等しくなければならないということである。ＲＯＭ
Ｉ中のワード数又はＲＯＭ２中の１ワ−ドあたりのビッ
ト数は、このインタフェース・ユニットが接続すべきデ
バイスの要件に合致するように自由に調整することがで
きる。既に説明したように、本発明に従った基本的バス
構成を拡張するには、たとえば複数の開始モジュールが
存在する状況では“バス要求”及び“バス許可”信号を
追加したり、この基本的バス構成によって制御される中
の広いデータ・パスを追加すればよい。このような機構
は第７図に示した基本的なプログラマフル・インタフェ
ース・ユニットへ容易に追加することができる。たとえ
ば、プログラマブル・インタフェース・ユニットは、「
入力文字」及び「文字選択」信号の或るビットを使用し
てデータ・サブ・バスヘデータをゲートしたり、データ
・サブ・バスからデータを取出したりすることができる
。前記の機能を備えた本発明の開始モジュールは、第８
図及び表（後出）を参照して以下で詳述される。

表一１は、第４図に関連して説明したサンプル転送につ
いて「１文字」及び「Ｆ文字」信号のコード名を記述す
る。表−２は、第８図に関連して利用されるＲＯＭの該
当するプログラミングを示す。表−１１１一“謙出し一計算−書込み−アドレス取出し”の
ＣＰＵ及び１文字コード１２ −“継続一読出し一計算
−書込み−データ送信”の１文字コード１３ −“議出
し終了一計算一瞥込みーバス上のデータ”の１文字コー
ドＦＩ −“議出し一計算一貫込み開始−アドレス取出
し”のＦ文字コードＦＩＥ一“１１の受信に伴なう誤り
”のＦ文字コード（たとえば当該メモリの使用中又は障
害）ＦＩＣ−追従モジュールに対する１文字コードの無効Ｆ
２ −“バス上のデータ”のＦ文字コードＦ３ −“デ
ータ受信−シーケンス完了”のＦ文字コード表−２Ｓｏ＝１となるのは、「Ｆ文字」信号にエラーがある場
合。

ＳＩ＝１となるのは、開始モジュールがＣＰＵに対し“
データ出力レジスタ”にデータを置くことを要求し、次
いで継続信号を上昇させる場合である。

Ｓ２＝１となるのは、開始モジュールがＣＰＵの介在を
必要とせずに次の「１文字」信号に関し継続動作するこ
とができる場合である。

Ｓ３＝１となるのは、「Ｆストローブ」信号が上昇する
ときデータ・サブ・バスを受信するように開始モジュー
ルが“データ入力レジスタ”を付勢する場合である。

Ｓ４：１となるのは、“デ−タ入力レジスタ”がデータ
を有する場合である。

Ｓ５＝１となるのは、シーケンスが完了した場合である
。

Ｓ６＝１となるのは、開始モジュールからデー夕が出力
される場合である。

第８図に示した配列の詳細は、第９図のタイミング図に
関連して後述する代表的なサイクル中の動作内容から明
らかとなる。

このサイクルの開始時に、ＣＰＵは“議出し一計算−書
込み−開始’’動作のコードを開始モジュールの入力線
に置き、そして「１１」に等しい入力コードとともにア
ドレス・データをデータ出力レジスタ７５に置く。

次のステップで、ＣＰＵは「開始モジュール開始」線８
１を上昇させ、これによりＣＰＵ開始コードがＡＮＤ回
路８３及びＯＲ回路８５を介して１ラツチ８７へラツチ
される。それと同時に、Ｆラツチ９１は線８１−上の信
号によってリセットされ、また１ストロープ・フリツプ
フロップ９３は線８１からＯＲ回路９５を介してセット
される。この結果、１ラッチ８７には「１１」コードが
置かれ、Ｆラッチ９１には０が置かれることになるので
、ＲＯＭ９７から（１１、０）ワードが読出される。１
ストローブ・フリツプフロツプ９３の出力は遅延回路９
６へ接続される。

遅延回路９６は１ラッチ８７の出力を以てＲＯＭ９７を
アクセスするに十分な時間を与えるために設けられる。
この遅延の終りに、線９９を介して信号が送られ、ＡＮ
Ｄ回路ＧＩ及びＧ２を付勢する。

これらのＡＮＤ回路が付勢されると、１文字サブ・バス
９及びデータ・サブ・バス１７は「１１」コード及びそ
のアドレスをそれぞれ転送する。この時闇にはＲＯＭ９
７からの出力Ｓ６によってＡＮＤ回路Ｇ２が活勢となる
。この少し後、遅延回路９８から出力が生じて「１スト
ローブ」信号を上昇させる。

遅延回路９８が設けられたのは、１文字サプ・バス９及
びデータ・サブ・バス１７上の信号が安定化するに必要
な時間を与えるためである。この段階で、開始モジュー
ルは追従モジュールがアドレスを受信し且つ「Ｆ文字」
信号を復帰させることによって応答することを待機する
。もしすべての動作が正しければ、「Ｆ文字」信号はＦ
Ｉに等しい。もしメモリに障害があれば、核メモリは「
ＦＩＥ」又は「ＦＩＣ」の如き別のＦ文字コードを復帰
させる筈であり、或いは追従モジュ−ルに障害があれば
、バス・モニタはタイム・アウトを生ぜしめるであろう
。しかし、ここではＦ文字サブ・バス１１が「ＦＩ」コ
ードを転送するものと仮定する。この仮定に従えば、追
従モジュ−ルはこの時間に「ＦＩ」コードをＦ文字サプ
・バス１１に置き、アドレスが受信されたこと及び開始
モジュールが進行すべきことを指示する。この後、「Ｆ
ストローブ」信号が上昇する。「Ｆストローブ」信号が
上昇すると、１文字サブ・バス９及びＦ文字サブ・バス
１１の内容は１ラツチ８７及びＦラッチ９１へラッチさ
れ、そして１ストロープ・フリツプフロツプ９３はＯＲ
回路１１３を介して供Ｖ給される「Ｆストローブ」信
号によってリセツトされる。

次いで、ＲＯＭ９７のアクセス時間に等しい遅延が遅延
回路９６によって与えられた後、線９９上の信号が下降
してＡＮＤ回路ＧＩ及びＧ２を脱勢する。

またこの時間には、ＲＯＭ９７の（１１、ＦＩ）にある
ワードの出力としてステータス信号ＳＯ乃至Ｓ５が付勢
され、そして「１ストローブ」信号を下降させるための
遅延時間が開始される。遅延回路９８による遅延の後、
「１ストロープ」信号が市降し、かくて追従モジュール
をして「Ｆ文字」及び「Ｆストローブ」信号を最終的に
下降させる。

この状況では、ＡＮＤ回路１１５の入力にある信号Ｓ２
は高レベルにあるので、「Ｆストロープ」信号が下降す
るとき１ストローブ・フリップフロツプ９３はセットさ
れることになる。

このことは、開始モジュールのプログラミングがＣＰＵ
の介在なしに次のコマンドを送信するように許容された
ことを指示する。

遅延回路９６による遅延の後、線９９が上昇され、ＲＯ
Ｍ９７のワード（１１、ＦＩ）が出力され、そして「１
１」コードについて前記したと同様の態様で「１２」コ
ードがＡＮＤ回路ＧＩを介して１文字サプ・バス９へゲ
ートされる。

この場合、「１２」コードは“議出し一計算一貫込み−
データ送信”を指定するコードである。遅延回路９８に
よる遅延の後、「１ストローブ」信号が上昇し、かくて
システムは追従モジュールの部分に関する活動を待機す
る。

この時間に追従モジュールは“バス上のデー夕”を指定
する「Ｆ２」コードをＦ文字サブ・バス１１に置く。

さらに、追従モジュールは必要なデータ・ワードをデー
タ・サブ・バス１７に置き、そしてその後、「Ｆストロ
ーブ」信号を上昇させる。この段階では信号Ｓ３が活勢
であるので、このデータはデータ入力レジスタ７６へラ
ツチされる。「Ｆストローブ」信号の上昇により「１２
」及び「Ｆ２」コードは１ラツチ８７及びＦラツチ９１
へそれぞれラツチされ、そして１ストローブ・フリップ
・フロップ９３がリセツトされる。

遅延回路９６による遅延の後、ＡＮＤ回路ＧＩが脱勢さ
れ、またステータス信号Ｓ１及びＳ４がＲＯＭ９７から
ＣＰＵへ供給される。信号Ｓ４の上昇は、ＣＰ川こ対し
、データ入力レジスタ７６がメモリ・ワードを有するこ
とを信号する。信号ＳＩの上昇は、ＣＰＵに対し、開始
モジュールが今やＣＰＵによるデータ・ワードの復帰を
待機することを指示する。遅延回路９８による遅延の後
、「１ストロ−ブ一宿号が下降し、追従モジュールはそ
れに応じてＦストローブ、Ｆ文字及びデータ・サブ・バ
ス７，１１及び１７をそれぞれ下降させる。

その間、ＣＰＵはデータ入力レジスタ７６からデータを
取除き、それを修正し、その結果的なデータをデータ出
力レジスタ７５に置く。

次いでＣＰＵはＯＲ回路９５を介して１ストローブ・フ
リップフロツプ９３をセットする如き継続線を上昇させ
る。このフリツプフロツプは「Ｆストローブ」信号が下
降した後にのみセットされるが、これはＣＰＵが追従モ
ジュールよりも高速である場合の無効シーケンスを排除
するためである。遅延回路９６による遅延の後、ＲＯＭ
９７のワード（１２、Ｆ２）から「１３」コードがＡＮ
Ｄ回路ＧＩを介して１文字サブ・バス９へゲートされ、
そしてデータ出力レジスタ７５からデータ・サブ・バス
１７へデータを説出すために信号Ｓ６がＡＮＤ回路Ｇ２
を付勢する。遅延回路９８による遅延の後、「１ストロ
ーブ一宿号が上昇し、かくて追従モジュールは「１３」
コードを受信し、そしてその後にデータをメモリに書戻
す。次いで、追従モジュールはデータが取戻されたこと
を指示する「Ｆ３」コードをＦ文字サブ・バス１１に置
くとともに、「Ｆストローブ一宿号を上昇させる。この
上昇により、１ストロープ・フリップフロツブ９３がリ
セットされ、またＲＯＭ９７からワード（１３、Ｆ３）
を読出すために「１３」及び「Ｆ３」コードが１ラツチ
８７及びＦラツチ９１へそれぞれラツチされる。遅延回
路９６による遅延の後、ＡＮＤ回路ＧＩ及びＧ２が脱勢
され、そして遅延回路９８による遅延の後、「１ストロ
ーブ」信号が下降する。その後、追従モジュールは「Ｆ
文字」及び「Ｆストローブ」信号を下降させ、そして「
Ｆストローブ」信号が下降するとき、シーケンス完了を
指定する信号Ｓ５をＣＰＵへ転送するように機能する。
以上では開始モジュールの動作を説明したので次に第１
１図のタイミング図及び追従モジュールにおけるＲＯＭ
コードの一部を示す表−３を参照して第１０図に示した
代表的な追従モジュールの構成及び動作を説明する。

表−３下記の説明に関連して、追従モジュールに設けられたＲ
ＯＭの出力ステータス信号に対し次に述べるような意味
が与えられる。

すなわち、信号ＦＳＯはアドレス・レジスタ２０５をラ
ツチし、「Ｆストローブ信号」を上昇させ、そして鈴出
しを開始することを指示し、信号ＦＳＩはメモリ完了を
待機し、続いてメモリからデータ出力レジスタ２０９に
ロ−ドし、ＡＮＤ回路ＦＧＩ及びＦＧ２を付勢し、そし
て「Ｆストローブ」信号を上昇させることを指示し、信
号ＦＳ２はデータをデータ入力レジスタ２１１へ刻時入
力し、メモリへのき込み開始信号を上昇させ、「Ｆスト
ローブ」信号を上昇させる前にメモリ完了を待機し、そ
してＦラツチをリセツトすることを指示する。この説明
は先行シーケンスが成功裡に完了したこと及びＲＯＭの
Ｆ文字出力がシーケンス完了を指示する「ＦＣ」コード
であることを仮定している。

また、以下で説明するシーケンスは“論出し一計算−書
込み”サンプル・シーケンスの追従モジュール端で行な
われ、そして追従モジュールはメモリ・デバイスへ接続
されるものと仮定する。動作サイクルは、開始モジュー
ルが「１１」コードを１文字サブ・バス９を置き、アド
レスをデータ・サブ・バス１７に置き、そして「１スト
ロープ一宿号を上昇させることによって開始される。「
１ストロープ」信号の上昇により、「１１」及び「ＦＣ
」コードは１ラツチ及びＦラツチへそれぞれロードされ
る。また、Ｆストロープ・フリツプフ。ップ１５０がセ
ットされるので、遅延回路１５１による遅延が開始され
る。この遅延の終りに、ＲＯＭのワード（１１、ＦＣ）
から信号ＦＳＯが与えられ、ＡＮＤ回路２０１を付勢す
る。この回路は、ＲＯＭの出力をＦ文字サブ・バス１１
に置くために、ＯＲ回路２０３を介してＡＮＤ回路ＦＧ
Ｉを付勢する。さらに、この時間にアドレス・レジスタ
２０５はデータ・サブ・バス１７からデータを受取るよ
うに付勢される。ＯＲ回路２０３の出力は遅延回路１５
３による遅延を開始させ、その遅延の終りに、「Ｆスト
ロープ」信号が上昇される。この上昇を認識した場合、
開始モジュールはデ−夕・サブ・バス１７からアドレス
を取除くとともに、１文字サブ・バス９から「１Ｌコー
ドを取除き、そしてさらに「１ストローブ」信号を下降
させる。

ｒｌストローブ」信号の下降によりＦストローブ・フリ
ツプフロツプ１５０がリセットされ、その結果としてＡ
ＮＤ回路ＦＧＩが脱勢され「Ｆストローブ」信号が下降
する。この段階で、開始モジュールは１文字サプ・バス
９に「１２」コードを置くとともに、「１ストｏ−ブ」
信号を上昇させる。

「１２」コードはここで１ラツチヘロードされ、またＦ
ストロ−ブ・フリップフロップ１５０がセットされて遅
延回路１５１の他のサイクルを開始させる。この時間に
線ＦＳＩはＲＯＭの出力でアップとなるので、メモリ論
出しが完了したか否かを検査することができるようにな
る。メモリが完了したとき、ＡＮＤ回路２０７はメモリ
完了線の上昇によって付勢され、かくてメモリのデータ
出力で以てデータ出力レジスタ２０９にロードすること
を可能にする。ＡＮＤ回路ＦＧＩはＯＲ回路２０３を介
して付勢され、それと同時に、データ出力レジスタ２０
９からデータ・サブ・バス１７にデータを薄くためにＡ
ＮＤ回路ＦＧ２が付勢される。遅延回路１５３による遅
延の後、「Ｆストローブ」信号が上昇する。この上昇を
認識する場合、開始モジュールはデータ・サブ・バス１
７からデータ・ワードを敬出し、１文字サブ・バス９及
び１ストローブ・サブ・バス５を下降させる。サブ・バ
ス５の下降時に、追従モジュールはＦストローブ・フリ
ツプフロツプ１５０をリセットし、ＡＮＤ回路ＦＧＩ及
びＦＧ２を脱勢し、データ・サブ・バス１７及びＦ文字
サブ・バス１１を下降させ、続いてＦストローブ・サプ
・バス７を下降させる。

メモリへ書房すべきデータを与える場合、開始モジュー
ルは次の活動を行なう。

すなわち、データ・サプ・バス１７にデータを置き、「
１３」コードを１文字サブ・バス９に置き、そして１ス
トローブ・サブ・バス５を上昇させる。この段階で他の
サブサイクルが前述のようにして行なわれ、その間に、
１ラッチ及びＦラッチへ情報がロードされ、またＦ文字
サブ・バス１１にデータを置くサイクルを開始させるた
めにＦストロープ・フリツプフロツプ１５０がセットさ
れる。遅延回路１５１による遅延の終りに、ＲＯＭの出
力が線ＦＳ２で利用可能となるので、これを利用してデ
ータ・サフ・バス１７をデータ入力レジスタ２１１へ刻
時入力し且つメモリの書込みサイクル開始を指令するた
めに書込み開始線を上昇させることができる。メモリが
書込みサイクルを開始した場合はメモリ完了線は下降し
、書込みが完了した場合はメモリ完了線が上昇し、これ
によりＡＮＤゲートＦＧＩが付勢され且つＦストローブ
・サブ・バス７が上昇される。

この時間に、開始モジュールはデータ・サブ・バス１７
から情報を取出し、１文字サブ・バス９からコードを取
出し、１ストロープ・サブ・バス５を下降させる。

この１ストローブ・サブ・バス５の下降により、Ｆスト
ローブ。フリップフロップ１５０がリセットされ、ＡＮ
Ｄ回路ＧＩが脱勢され、Ｆストローブ・サブ・バス７が
下降される。また、Ｆラツチは「ＦＣ」コードヘリセッ
トされて追従モジュールがそのサイクルを完了したこと
を指示する。第５図に関連して、バス・モニタは文字確
認装置４１を含むものとして説明した。

第１２図にはかかる確認装置４１の機能を遂行しうる或
る配列が示されている。この図面に見られるように、こ
の文字確認装置の基本ユニットはＲＯＭ３０１である。
この例の場合、「１文字」信号はＮビットの情報から成
り、「Ｆ文字」信号はＭビットの情報から成るものと仮
定する。従って、ＲＯＭ３０１は２Ｎ＋Ｍ個の３ビット
・ワードを有する。３ビット・ワードのうち、ビットー
は無効な「１文字」信号を指示し、ビット２は無効な「
Ｆ文字」信号を、そしてビット３は「１文字」及び「Ｆ
文字」信号の無効な組合せを指示する。

この装置は、１文字サブ・バス９へ接続された１組のラ
ッチ３０３と、Ｆ文字サブ・バス１１へ接続された１組
のラッチ３０４を有する。

後述するプロトコル・タイミング検査装置３１から線３
２を介してストローブ信号が受信される場合、前記ラツ
チの出力はＲＯＭ３０１へロードされる。この場合、Ｒ
ＯＭ３０１へ与えられる入力の組合わせとＲＯＭ３０１
のプログラムに応じて、ＲＯＭ出力が与えられる。遅延
回路３０５による遅延の後、３ビット・ラツチ３０７の
出力データが、第５図に関連して説明したように、線４
３，４５及び４７に与えられる。いずれにしても、第１
２図に示す如き文字確認装置で利用されるＲＯＭ３０１
は少なくとも１文字サブ・バス９及びＦ文字サブ・バス
１１に含まれる線路の数に等しい入力アドレス・ビット
を有し、そして「１文字」及び「Ｆ文字」信号の種々の
組合わせに対応する各ワードは少なくとも３ビットを有
するものである。第１３図には、第５図に関連して説明
されたプロトコル・タイミング検査装置３１で使用する
ことができる或る配列が示されている。この装置は、第
６図の状態Ａ乃至Ｄをそれぞれ指示する処の４個のフリ
ップフロツプ４０１，４０３，４０５及び４０７を含む
。これらのフリップフロツプは１ストローブ・サブ・バ
ス５及びＦストローブ。サプ・バス７へ接続され、また
先行するフリップフロツプにも接続されているが、これ
は該サフ・バスが第６図に示す如き適正なシーケンスで
動作していることを検査するためである。もしかかるシ
ーケンスが確認されなければ、適切な指示が与えられる
。「１ストローブＪ及び「Ｆストロープ」信号が両者と
もにダウン・レベルにある状態Ａの下では、ＡＮＤ回路
４２７はフリップフロツプ４０１のセット入力を付勢す
る。従って、フリップフロップ４０１がオンに転じて状
態Ａを指示する。線４２９はＡＮＤ回路４３１の１入力
へ帰還され、かくてＡＮＤ回路４２７の入力が変化する
とき、ＡＮＤ回路４３１が付勢されてフリップフロツブ
４０１をリセットする。フリツフ。フロップ４０１の出
力は線４２９を介してＡＮＤ回路４３５の１入力にも供
給され、該回路の他の入力はＦストローブ・サブ・バス
７へ暖緩される。もしこの時間に「Ｆストローブ」信号
がアップになるべきであれば、ＡＮＤ回路４３５の他の
入力が付勢され、ＯＲ回路４３７を介してラツチ４２３
をセットするので、結局、線３３に追従モジュールの障
害指示が生ぜられることになる。しかし、もしこのシー
ケンスが適正に行なわなければ、すなわち「Ｆストロー
ブ」信号がダウンにある間に「１ストローブ」信号がア
ップになれば、ＡＮＤ回路４３９の各入力が付勢されて
その出力をＡＮＤ回路４４１の１入力へ与える。この時
間にはフリツプフロツプ４０１はオンであるから、フリ
ツブフロツプ４０３がオンにセットされる。既に指摘し
た如く、「１ストローブ」信号の上昇に応じてＡＮＤ回
路４３１を介してリセット信号が供Ｖ給されるので、今
やフリップフロップ４０１がオフに転ずる。オンに転じ
たフリップフロップ４０３は、線４４３上の出力により
、状態Ｂへの遷移が成功裡に行なわれたことを信号する
。線４４３の出力は、フリップフロツプ４０１について
前記したと同じ様式で、フリップフロップ４０３のリセ
ット回路へ与えられる。また、線４４３の出力はタイマ
４１３の動作を開始させる。もしタイマ４１３のタイム
・アウトが生じた時間に「Ｆストローブ」信号がダウン
・レベルにあれば、ＡＮＤ回路４４５から出力が与えら
れ、ＯＲ回路４３７を介して追従モジュールの障害ラツ
チ４２３をオンに転ずる。この動作は、第６図に示す如
く、状態Ｂから状態Ｅへの遷移に対応する。もし、線４
４３がアップにある間に、「１ストロープ」及び「Ｆス
ト。ーブ」信号が両者ともにアップになれば、ＡＮＤ回
路４４７及び４４９を介してフリツプフロツプ４０５が
セットされ、そのオン状態により状態Ｃを指示する。従
って、この時間には線４５１に出力が存在する。

この出力は前記した文字確認装置に付勢するために利用
されるストローブ線３２へ接続される。タイマ４１５は
状態Ｃに続いてタイム・アウト機能を与え、これにより
第６図に示す如き状態Ｆへの遷移が生ずる。もし「Ｆス
トローブ」信号及び線４５１がアップである間に「１ス
トロープ」信号が下降すれば図面から自明な回路が状態
Ｄを表わすフリップフロップ４０７へ与えられる。

タイマ４１７によって与えられるタイム・アウト機能は
フリツプフロッブ４０７の出力によって制御される。タ
イム・アウトが生ずれば、ＯＲ回路４３７を介してラツ
チ４２３へ入力が供給される。状態Ｄからの適正な遷移
は、「１ストローフ」及び「Ｆストローブ」信号が両者
ともにダウンであるような状態への遷移である。

タイマ４１３及び４１７の出力はＯＲ回路４３７、ラッ
チ４２３及び線３３を介して追従モジュールの障害を指
示する状態Ｅを生ぜしめ、一方、タイマ４１５の出力は
ＯＲ回路４５３、ラツチ４２５及び線３５を介して開始
モジュールの障害を指示する状態Ｆを生ぜしめる。

第６図の状態図に徴して第１３図の諸回路を参照すれば
、この装置によって行なわれるすべての状態扱び遷移の
検査が明らかとなろう。

以上の説明から明らかなように、本発明によれば、正し
い動作を検査するための新規な手段を備えた改良された
データ通信バス構成と、それに関連して使用される新規
なインタフェース・ユニットが提供される。

【図面の簡単な説明】

第１図は本発明に従ったバス構成の主要な要素を示すキ
概略ブロック図、第２図はサブ・バスにある諸信号間の
タイミング関係を示すタイミング図、第３図は本発明の
適用例を示すブロック図、第４図は第３図に関連するタ
イミング図、第５図は第３図のバス・モニタの構成要素
を示すブロック図、第６図は第５図のプロトコル・タイ
ミング検査装置３１の諸状態、及びそれらの遷移を示す
状態図、第７図は本発明に従ったプログラマプル・イン
タフェース・ユニットの１形態を示すブロック図、第８
図は代表的な開始モジュールの詳細ブロック図、第９図
は第８図の開始モジュールの動作サイクルを示すタイミ
ング図、第１０図は代表的な追従モジュールの詳細ブロ
ック図、第１１図は第１０図の追従モジュールの動作サ
イクルを示すタイミング図、第１２図は第５図の文字確
認菱魔４１として使用することができる１形態を示すブ
ロック図、第１３図は第５図のプロトコル・タイミング
検査装置３１として使用することができる１形態のブロ
ック図である。１……開始モジュール、３…・・・追従モジュール、５
……１ストローブ・サブ・バス、７……Ｆストロープ・
サブ・バス、９・・・…１文字サブ・バス、１１・…・
・Ｆ文字サブ・バス、１３・・・・・・リセット線、１
５……バス・モニタ。ＦＨＧ．ＩＦ；Ｇ．２ＦＩＧ．３ＦＩＧ．４ＦＩＧ．５ＦＩＧ．６ＦｉＧ．７ＦＩＧ．８ＦＩＧ．９ＦＩＧ．１０円Ｇ‐的ＦＴＧ．１２ＦＩＧ．１５

Claims

【特許請求の範囲】

１少くとも１つの開始モジユールと少くとも１つの追
従モジユールを情報信号バスによって相互接続し、該情
報信号バスを介して前記開始モジユールと前記追従モジ
ユールの間で情報信号を転送するようにしたデイジタル
・データ通信装置であつて、前記開始モジユールと前
記追従モジユールの間で制御信号を転送するように該開
始モジユール及び該追従モジユールへ接続された制御信
号バスを設け、該制御信号バスを前記開始モジユールに
よって駆動される第１の文字サブバス及び第１のストロ
ーブ・サブバスと、前記追従モジユールによって駆動さ
れる第２の文字サブバス及び第２のストローブ・サブバ
スから構成し、前記開始モジユールから前記情報信号
バスを介して前記追従モジユールへ情報信号が転送され
る際、該情報信号に関する該追従モジユールの処理動作
を制御するために該開始モジユール中の制御信号発生手
段によって発生された第１の制御信号を前記第１の文字
サブバスに供給し、前記第１の制御信号の発生から予
定の時間後に前記開始モジユール中のストローブ信号発
生手段によって発生された第１のストローブ信号を前記
第１のストローブ・サブバスに供給し、前記追従モジ
ユール中のストローブ信号受信手段が前記第１のストロ
ーブ・サブバス上の前記第１のストローブ信号を受信す
る場合にのみ、該追従モジユール中の制御信号受信手段
を有効化して前記第１の文字サブバス上の制御信号を受
信させるとともに、該追従モジユールにおける前記情報
信号の処理動作を制御するための制御信号を該制御信号
受信手段から供給させ、さらに前記追従モジユールか
ら前記情報信号バスを介して前記開始モジユールへ情報
信号が転送される際、該情報信号に関する該開始モジユ
ールの処理動作を制御するために該追従モジユール中の
制御信号発生手段によって発生された第２の制御信号を
前記第２の文字サブバスに供給し、前記第２の制御信
号の発生から予定の時間後に前記追従モジユール中のス
トローブ信号発生手段によって発生された第２のストロ
ーブ信号を前記第２のストローブ・サブバスに供給し、
前記開始モジユール中のストローブ信号受信手段が前
記第２のストローブ・サブバス上に前記第２のストロー
ブ信号を受信する場合にのみ、該開始モジユール中の制
御信号受信手段を有効化して前記第２の文字サブバス上
の前記制御信号を受信させるとともに、該開始モジユー
ルにおける前記情報信号の処理動作を制御するための制
御信号を該制御信号受信手段から供給させるようにした
、デイジタル・データ通信装置。