JPS60256998A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明はダイナミック型半導体記憶装置の改良に関し、
更に詳細にはダイナミック素子の高性能化を可能にする
新規な構成を備えたダイナミック型半導体記憶装置に関
するものである。

〈発明の技術的背景とその問題点〉 従来のダイナミックメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等によシ動作マージンが悪化する等
の問題点があった。

即ち、従来から用いられているＮチャネルＭＯＳダイナ
ミックメモリ素子の回路は例えば第９図に示すように構
成されている。

第９図において、Ｓはセンスアンプでアリ、１及び２は
相補なるビット線である。また３及び３′はメモ、リセ
ルであシ、４及び４′はダミーセルである。Ｗｉ及びＷ
ｊはワード線であ’）　Ｗｖｏ及びＷＤ＋はダミーワー
ド線、φｐはプリチャージ信号である。

５及び５′は蓄積容量であり、６及び６′は所望の蓄積
容量５及び５′を選択しビット線１及び２に電気的に接
続するためのトランス７アゲートである。

ここで５及び５′の容量値ヲＣ８とする。

７及び７′はダミー蓄積容量であり、その容量値をＣ１
）とする。

８及び８′はダミー蓄積容量７及び７′ヲ選択的にビッ
ト線ｌ及び２に接続するだめのトランスファゲートであ
り、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′を初期化するためのゲートである。

１０及び１０’はビット線容量であり、その容量値をｃ
Ｂとする。

第１θ図は第９図の動作を説明するためのタイミング図
である。

第９図において、ビット線１側のメモリセルが選択され
た場合にはビット線２側のダミーセル４′が選択され、
またビット線２側のメモリセルが選択された場合にはビ
ット線１側のダミーセル４が選択される。

ここではワード線Ｗｉ及びダミーワード線ＷＤ。

が高電位になりメモリセル３及びダミーセル４′が選択
される場合について説明する。

ここでワード線Ｗｉ及びダミーワード線ＷＤＱには電源
電圧（Ｖｃｃ）以上に昇圧された電圧が゛印加されるも
のとする。

またプリチャージ信号φｐが高電位であるプリチャージ
期間において、ビット線１および２は電源電圧（ＶＣＣ
）までプリチャージされているものとする。また説明の
便宜上ビット線１をＢ１ビット線２をＢとしてＢ：高電
位かつＢ：低電位の論理ｉ　＋＋　、　＋１に、またＢ
：低電位かつＢ：高電位を論理６゛０”とする。

■メモリセル３の蓄積容量５に接地電位（ＧＮＤ）が記
憶されている場合 プリチャージ信号φβが低電位に下降し能動期間に入′
す、時刻ｔ１にワード線信号が入力されるとビット線１
側の電位ＶＢＩは、 ２どなる。

一方、ダミーセル側のビット線２の電位■Ｂ２は、ｃＢ ＶＢ２＝ＣＢ＋ｃＤｖＣＣ となる。

従ってセンスアンプＳに入力される差動電位となる。

■メモリセル３の蓄積容量５に電源電位（Ｖｃｃ）が記
憶されている場合 この場合にはビットａｌ側の電位ＶＢＩは変化せず、 ＶＢ１＝Ｖｃｃ である。

一方、ダミーセル側のビット線２の電位ＶＢ２は■と同
様に、 となる。

従ってセンスアンプＳに入力される差動電位Δｖ２　は
、 となる。

ここで上記■及び■のいずれの場合においても、センス
アンプＳに入力される差動電位が同じになるようにダミ
ーセルの蓄積容量値ＣＤを決定したとすると、センスア
ンプに入力される差動電位ΔＶは、 になる。

上記差動電位は時刻ｔ２以降にセンスアンプＳが活性化
されることにより所望の値まで増幅される。

この半うな従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線１及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。

また昨今の微細加工技術の進歩によυ大規模メモリ素子
を実現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル内の蓄積容量は１
すまず減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという新たな問題が
生じてきた。

また、メモリセル面積の縮小化に伴なってビット線ピッ
チが小さくなり、かかるビット線に属する制御回路及び
センスアンプ等が容量バランスを保持した状態で上記の
ビット線ピッチ内に収納することが不可能になりつつあ
る。

〈発明の目的及び構成〉 本発明は上記諸点に鑑みてなされたものであり、本発明
は従来と同一の蓄積容量を用いた場合にでもセンスアン
プに入力される差動電圧を従来方式に較べ非常に大きく
することができ、或いは従来方式と同一の差動電圧を得
るにはメモリセル面積を非常にｌＪ・さく構成すること
ができ、また従来方式で必要とされる相補なるビット線
の浮遊容量バランスに対して従来方式はど神経質に考慮
する必要がなく、従って大規模メモリ素子のバクーン設
計の自由度が非常に大きくなる利点を有するダイナミッ
ク型半導体記憶装置を提供することを目的とするもので
あり、この目的を達成するため、本発明のダイナミック
型半導体記憶装置は、情報の入出力に供する相補なる第
１及び第２のビット線と、情報を記憶する蓄積容量手段
と、前記の蓄積容量手段を指定する選択手段とを有し、
前記の第２のビット線に前記の蓄積容量手段の一端を接
続′し、前記の蓄積容量手段の他端を前記の選択手段を
介して前記の第１のビット線に接続してなるメモリセル
構成と、前記の相補なる第１及び第２のビット線に出力
される差動電圧を増幅するセンスアンプ手段と、前記の
相補なるビット線のうちで前記の蓄積容量手段か直接に
接続されている側の第２のＶ゛ツト線関して前記のセン
スアンプ手段に前記の差動電圧を入力する期間のみ、こ
の第２のピント線を前記のセンスアンプ手段に接続し、
このセンスアンプ手段の能動期間中は前記の第２のビッ
ト線を前記のセンスアンプ手段から切り放す制御手段と
を備えて成るように構成されている。

〈発明の実施例〉 以下、図面を参照して詳細に説明する。

第】図は本発明によるダイナミック型半導体記憶装置の
一実施例の構成を示す回路図でありＮチキネルＭＯ５回
路で構成されている。

第１図においで、Ｓはセンスアンプ、ｌ及ヒ２は前述の
第９図と同様の相補なるビット線であり、１１及び１１
′は本発明における特徴的なメモリセルである。

Ｗｉ及びＷｊは電源電圧（Ｖｃｃ）以上の振幅を有する
信号の印加されるワード線である。　”１２及び１２’
は蓄積容量であり、その一端は相補なるビット線の第２
のビット線２に接続され、他端は所望のメモリセルを選
択するトランスフアゲ−）＋３あるいは１３′のンース
ドレイン路ヲ介して相補なるビット線の反対側のビット
線である第１のビット線ｌに接続される。

また上記トランスファゲート１３のゲートはワード線Ｗ
１に接続され、上記トランスファゲート１８’のゲート
はワード線Ｗｊに接続される。

１４及び１５はビット線１及び２の浮遊容量である。

ここで、メモリセル蓄積容量１２及び１２′の蓄積容量
値をＣ８とし、ビット線１側の容量値をＣＢＩ＋ビット
−０の容量値をｃＢ２とする。捷たこの容量値ＣＢＩＩ
ＣＢ２は本発明の特徴をより明確にするため、異なる容
量値（ＣＢ＋”ｑｃＢ２）であるとする。

１６はダミー用蓄積容量であり、その一端がビット線１
に接続され、他端がダミー制御信号φＤに接続されてい
る。

１７及び１８はセンスアンプＳのセンス入力端であシ、
１９はＭＯ３電界効果型トランジスタ（以下ＭＯ３ＦＥ
Ｔと略記する）であり、該ＭＯ５ＦＥＴ１９のソースド
レイン通路がビット線２とセンス入力端２１８との間に
介在され、第２の制御信号φＴ２によりビット線２の電
圧をセンスアンプＳの一入力端１８に入力する期間のみ
ビット線２とセンスアンプの入力端１８を電気的に接続
する。

２０は本発明の実施態様に関連して配設されたＭＯＳ　
Ｆ　ＥＴであり、該ＭＯ５ＦＥＴ２０のソースドレイン
通路がビット線２と電源Ｖｃｃとの間に介在され、第２
のプリチャージ信号φｐ２によりフリチャージ期間、書
込み期間、あるいはセンスアンプＳの能動期間において
ビット線２を電源電位（Ｖｃｃ）に保持する。

２１は従来より用いられているビット線プリチャージ用
ＭＯＳ　Ｆ　ＥＴであり、該Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２＋
のソースドレイン通路がビット線ｌと電源ＶＣＣとの間
に介在され、第」のプリチャージ信号φ’ＰＩによりプ
リチャージ期間においてビット線ｌを電源電位（ＶＣＣ
）に保持する。２２および２３は従来より用いられてい
るビット線とセンスアンプ間のトランスファゲートであ
り、第１の制御信号φＴ１により、センスアンプ駆動初
期にビット線とセンスアンプを一時的に切り放し、セン
ス感度を大きくする働きがある。

２４および２５は所望の相補なるビット線を選択するだ
めの列選択用ＭＯ５ＦＥＴであり、列選択信号Ｃｉ［よ
って所望のビット線対とデータバスＤおよびＤｆ電気的
に接続することで、情報の入出力を行なう。

ここでは便宜的にビット線ｌをＢ、ビット線２をＢとし
てＢ：高電位かつＢ：低電位を論理ｆｆｒ、　ＩＩに、
またＢ：低電位かっＢ：高電位を論理ＲＯ″′とし、メ
モリセル１１が選択される場合について説明する。

■　論理Ｒ、＋１または論理＋１０１１の書込み本発明
の一実施例における書込みの場合のタイミング図を第２
図に示す。

７’　ＩＪチャージ期間が終了し第１および第２のプリ
チャージ信号り１お、よびφ、２が下降し、次にワード
線Ｗｉが電源電圧（ｖ　ｃ’ｃ　）以上捷で上昇し、読
出し動作が開始されるが、現行の能動期間が書込みサイ
クルである場合にはデータバスＰ土に書き込むべきデー
タが出力される。

第２のプリチャージ信号φｐ？が再び電源電圧（Ｖｃｃ
）以上まで上昇しＭＯ５ＦＥＴ２０がオン状態となりビ
ット線２を電源電位（Ｖ　ＣＣ）に固定し、また第２の
制御信号φＴ２が接地電位（ＧＮＤ）まで下降してＭＱ
ＳＦＥＴ？９がオフ状態になりビット線２とセンスアン
プＳが切り放された後に、列選択信号Ｃｉが電源電圧（
Ｖｃｃ）以上の電位捷で上昇し、ＭＯ５ＦＥＴ２４およ
び２５がオン状態になる。この時点でデータバスＤとビ
ット線ｌが電気的に接続されることによってデータバス
Ｄ上の書込みデータがビット線１上に出力され、トラン
スファゲート１３を介してメモリセル１１のノード２６
に記憶される。

ここ、で論理“Ｊ”の書込みの場合にはデータバスＤ上
に電源電位が出力されており、従ってメモリセル１１の
ノード２６には電源電位（Ｖｃｃ）が記憶される。一方
、論理＋ｌ　Ｏ＋＋の書込みの場合にはデータバスＤ上
に接地電位が出力されており、従ってメモリセル１１の
ノード２６には接地電位（ＧＮＤ）が記憶される。

ここで他方のデータバスＤとビット線２とはＭＯ５ＦＥ
Ｔ１９がオフ状態であるために電気的に切り放されてお
り、従ってデータバスＤ上の情報はメモリセルへの書込
みに関与しない。

■　論理＋＋　、　＋＋の読出し 本発明の一実施例における読出しの場合のタイミング図
を第３図に示す。

プリチャージ期間が終了すると第１のプリチャージ信号
φｐ１が接地電位（ＧＮＤ）Ｋ、また第２のプリチャー
ジ信号φｐ２はＭＯ３ＦＥＴ２０を十分にオフ状態にで
きる所定の電位まで下降し、ビット線１および２が電源
（Ｖｃｃ）から切り放されてフローティング状態になる
。

次にダミー駆動信号φＤを電源電位（ＶＣＣ）まで上昇
させてダミー用蓄積容量１６の容量結合により、ビット
線１側の電位を電源電圧（Ｖｃｃ）よりわずかに上昇さ
せる。

次にワード線Ｗｉに電源電圧（ＶＣＣ）以上の選択、信
号が入力されて、トランスファゲート１３’ｒ介してビ
ット線Ｉおよび２は蓄積容量１２により容量的に結合さ
れる。

メモリセル１１のノード２６には、予め電源電位（ＶＣ
Ｃ）が保持されていたために、ビット線１および２の電
位は共に低電位側に微小変化が生じるのみであシ、ビッ
ト線ｌとビット線２の電位の逆転は生じ々い。

この場合におけるビット線１および２間の差動電圧をΔ
ｖ１とすると、 となり、上記差動電圧ΔＶ１がセンスアンプＳの入力端
１７および１８に入力される。

次に第１の制御信号φＴｌが所定の電位捷で下降し、セ
ンスアンプＳとビット線１および２を切り放した後に、
第２の制御信号φＴ２が接地電位（ＧＮＤ）まで下降し
、また第２のプリチャージ信号φｐ２が再び電源電圧（
Ｖｃｃ）以上の電位まで上昇し、ＭＯ３ＦＥＴ２０をオ
ン状態にすることで、第２のビット線２を電源電位（ｖ
ｃｃ）に固定する。

次にセンスアンプ駆動信号φ８が接地電位まで下降し、
センスアンプＳに入力された上記差動電圧は所望の電圧
まで増幅される。この場合、メモリセル１１のノード２
６は高電位を保持しており、再書込みの必要はない。

■　論理＋ｌ　ＯＩ＋の読出し 論理＋＋　Ｏ″の読出しにおけるビット線およびセンス
入力信号のタイミング図を第３図に併せて示す。

ワード線Ｗ１に選択信号が入力されるまでの動作は論理
゛′１”の読出しと同様である。論理＋ｔ　Ｏ”の読出
しの場合にはメモリセル１１のノード２６に、予め接地
電位（ＧＮＤ）が保持されているため、選択信号により
トランスフアゲ−）１８がオン状態になるとビット線１
の電位は下降し、逆にビット線２の電位は上昇し、ビッ
ト線１とビット線２の電位が逆転する。この場合におけ
るビット線１および２間の差動電圧をΔＶ２とすると、 となり、上記差動電圧Δ■２がセンスアンプＳの入力端
１７および１８に入力される。

次に、論理“ｌ”の読出しと同様に第１の制御信号φＴ
１が所定の電位捷で下降し、センスアンプＳとビット輯
Ｉおよび２ｆ：切り放した後に、第２の制御信号φＴ２
が接地電位（ＧＮＤ）まで下降し、また第２のプリチャ
ージ信号φｐ２が再び電源電位（Ｖ　ｃ　ｃ、）以上の
電位捷で上昇しＭＯＳ、ＦＥ７２０をオン状態にするこ
とで、第２のビット線２を電源電位（Ｖｃｃ）Ｋ固定す
る。

次にセンスアンプ駆動信号φＳが接地電位まで下降し、
センスアンプＳに入力された上記差動電圧を所望の電圧
まで増幅するとともに、ＭＯ３ＦＥＴ２２を介してビッ
ト線ｌを接地電位まで放電させて、メモリセル１１のノ
ード２６へ接地電位（ＧＮＤ）の再書込みを行なう。

ここで論理１１　、１１および論理＋＋　Ｏｎの読出し
におけるビット線間の差動電圧ΔｖｌおよびΔＶ２が共
に等しくなるようダミー用蓄積容量値Ｃａ＋ｔ？設定し
たとすると、ダミー用蓄積容量値ｃＤは、となり、（式
２）および（弐３）は結局、となる。

ここで従来方式と比較した場合の本方式の特長をよシ明
確にするため、ＣＤＩ　＋’ＣＢ２　＝　２ＣＢ　なる
条件のもとてセンスアンプに入力される差動信号電圧を
（式４）および（式１′）よりめ、その結果を第４図お
よび第５図に示す。

第４図はＣＢ／Ｃ３＝１０とした場合における本発明に
よる実施例の差動信号電圧とビット線ｌおよびヒーット
線２の浮遊容量比ＣＢＩ／　ＣＢ２の関係を示す。

ここでこの第４図に示すグラフからも明らかなように、
本発明によれは相補なるビット線】および２の浮遊容量
ＣＢＩおよびＣＢ２の和乃Ｓ一定であれば、ＣＢＩとＣ
Ｂ２の差が大きくなるほど上記差動信号電圧が増加する
ことから、米発明による特徴を最大限に利用するには、
出来る限り一方のビット線の浮遊容量を可能な限り小さ
くすることであり、それによってより大きな差動信号電
圧が得られることになる。

このことは、本発明の非常に大きな特徴であって、従来
方式のように相補なるビット線の浮遊容量を同一にしな
ければならないという制限を全く排除するものであり、
パターン設計上の自由度が非常に大きくなるＬ 第５図は、やはシｃＢｌ　＋ＣＢ２　”　２ＣＢ　なる
条５件のもとに従来方式と本発明による実施例に関して
、ＣＢ／Ｃ３比を変化させ゛た場合の差動信号電圧特性
を示す。

２８は（式１）よりめた従来方式の差動信号電圧特性で
あり、２７は本発明の一実施例における（式４）よりめ
た差動信号電圧特性である。

本発明の一実施例においては第４図よりＣＢＩ　／ｃＢ
２の値が１（１１付近で差動信号電圧が最も小さくなる
ことが示されているが、このような最悪の状態において
も第５図のグラフ２８に示すごとく、従来方式のｉ５〜
２倍程度の差動信号電圧が得られており、さらに上記の
ビット線浮遊容量の配分を工夫することによってグラフ
２９あるいは３０の特性が実現できる。

このことは、本発明を採用することによってメモリセル
の蓄積容量を変えずに差動信号電圧を大きくすることが
できて、大規模メモリ素子の実現手段として非常に有効
なものである。

第６図および第７図はそれぞれ、上記第１図に示した本
発明に係るダイナミック型半導体記憶装置のメモリセル
構造を示す図である。

第６図は第７図におけるＡ−Ａ’での断面構造を示した
ものである。

第７１図はメモリセル４個分（Ｍｏ＝Ｍａ）のノζクー
ン図であり、実際のメモリ素子では、本パターンが必要
な個数分だけ繰り返し配置される。

次に、第６図により本発明の半導体記憶装置を実現する
メモリセルの構造をＮチャネルＭＯＳプロセスを想定し
て説明する○ まずＰ型シリコン基板３１の表面に素子分離領域３２を
選択酸化法等で作成した後、第】の配線手段によりワー
ド線およびメモリセルのトランスファゲートを成す７部
分３３を形成する。

次ＫＭＯ５ＦＥＴＬ７）ソースおよびドレインとなる拡
散領域３４および３５をイオン打込み等により形成する
。

次にトランスファゲート部分のドレイン部分３４に埋め
込みコンタクト窓３６を開けた後、第２の配線手段によ
り蓄積容量の一力の電極３７を形成し、上記埋め込みコ
ンタクト窓３６によってトランスファゲート部分のドレ
イン３４に接続する。

ここで上記第２の配線手段による電極３７は第１の配線
手段３３の上面にも形成可能であり、メモリセルの蓄積
容量の増大に寄与する。第２の配線手段上面に蓄積容量
を形成するための薄い絶縁膜３８を形成した後、第３の
配線手段８９により上記蓄積容量の他方の電極を形成し
、さらに絶縁膜４０を形成する。

次に通常のコンタクト窓５０を開けた後、第４の配線手
段５１を形成すると共に、上記コンタクト窓５０により
トランスファゲート部分のソース領域３５と接続する。

ここで第１〜第３の配線手段としては、通常のポリシリ
コン、シリサイドあるいは高融点金属等で構成するのが
一般的であり、捷だ第４の配線手段はアルミニウム等で
構成するのが一般的である。

第４の配線手段５１および第３の配線手段３９は複数個
のメモリセルに共用されており、それぞれ相補なるビッ
ト線を構成している。つまり本発明の一実施例装置を実
現するメモリセル構造においては、相補なるビット線に
異なる配線手段が多層構造を成して形成されておシ、従
って相補なるビット線を同一の配線手段で形成される従
来方式に比べてメモリセル面積を小さくできる。また拡
散領域３４および３５の面積はコンタクト窓３６および
５０を形成できるだけの面積があれば十分なために従来
方式に比べてメモリセル内の拡散領域が少なく、耐α線
強度が増し、安定なメモリ素子カミ実現できる。

第８図は本発明の一実施例装置のメモリセルアレイの配
置に関する一例を示す図である。

本発明によるメモリセル構成によれば、メモリセル面積
の大幅な縮小が可能であることは既に記した。しかし、
Ｃれに伴ない、メモリセルが接続されたビット線対の制
御回路、センスアンプ等に関しては、相対的にメモリセ
ルに比べて大きな面積が必要になり、上記の繰り返しビ
ット線ピッチ内に上記回路を収納することが困難になる
という問題が生じてくる。

このような問題点は単一の、あるいは複数個のビット線
対に属する上記制御回路やセンスアンプ等を、それぞれ
のビット線対の両端に配置することで解決される。

第８図においてＣｏ−Ｃ６３は相補なるビット線゛対で
あってＫＱ−に６３はそれぞれの相補なるビット線対Ｃ
ｏ〜Ｃ６Ｂに属する制御回路およびセンスアンプ等であ
り、各ビット線対の両端に交互に配置された例を示して
いる〇 なお本発明を説明する上で、上記実施例においてはＮチ
ャネルＭＯＳプロセスを用いて説明したが、本発明は、
その素子を実現するだめの製造プロセスを限定するもの
ではなく、ＰチャネルＭＯＳプロセス、ＣＭＯＳプロセ
ス、ＳＯＩプロセス等に適用することができる。

〈発明の効果〉 以上述べたように、本発明によれば十分な動作余裕度を
保持しつつメモリセル面積を非常に小さくすることがで
き、従って大規模ダイナミックメモリ素子の実現に大き
く寄与す、ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例装置の構成を示す回路図、第
２図は本発明の一実施例における動作を説明するための
書込みサイクルにおけるタイミング図、第３図は本発明
の一実施例における動作を説明するための読出しサイク
ルにおけるタイミング図、第４図は本発明の一実施例に
おける、相補なるビット線間の読出し時における差動信
号電圧と相補なるビット線の浮遊容量比との関係を示す
≠つ乎特性図、第５図は従来方式と本発明の一実施例に
おける相補なるビット線間の差動信号電圧を比較したグ
ラフ、第６図は本発明の一実施例装置を実現するだめの
メモリセル構造の断面図、第７図は本発明の一実施例装
置を実現するためのメモリセルアレイ続面図、第８図は
本発明の一実施例装置における相補なるビット線と制御
回路、センスアンプ等の配置を説明するための概念図、
第９図は従来方式におけるダイナミックメモリ素子の回
路図、第１０図は従来方式における動作を説明するため
のタイミング図である。 Ｗｉ　、　Ｗｊ−ワード線、ＷＤＯｌ　ｗＤ、　”’ダ
ミーワード線、φＰ・・・プリチャージ信号、φＰ＋・
・・第１のプリチャージ信号、φＰ２・・・第２のプリ
チャージ信号、φＤ・・・ダミー制御信号、φＴ１・・
・第１の制御信号、φＴ２・・・第２の制御信号、φＳ
・・・センス駆動信号、Ｃｉ・・・列選択信号、Ｄ、Ｄ
・・・データバス、ｃｌｊ＋　、、。 ｃＢｌ　＋　ＣＢ２・・・ビット線容量値、Ｃ５・・メ
モリセルの蓄積容量値、ｃＤ・・・ダミー用蓄積容量値
、１゜２、Ｂ、Ｂ・・・ビット線、Ｓ・・・センスアン
プ、３゜８’、］　Ｉ、１１’・・・メモリセル、４，
４′・・・ダミーセル、１２．１２’・・・メモリセル
の蓄積容量、１３゜１３′・・・トランスファゲート、
１６・・・ダミー用蓄積容量、３２・・・素子分離領域
、３４．８５・・・拡散領域、３６・・・埋め込みコン
タクト窓、３３・・・第１の配線層、３７・・・第２の
配線層、３９・・・第３の配線層、５１・・・第４の配
線層、３８・・・薄い絶縁膜、５０・・・コンタクト窓
、ＣＤ−Ｃ６３・・・相補なるビット線対、Ｋ（１＝に
６８・・・相補々るビット線対に属する制御回路および
センスアンプ等。 代理人　弁理士　福　士　愛　彦（他２名）０νて１Ｌ 第５図 １ 第７図 第８図 Ｗｏｏ　Ｗｂｔ　φｐ　ｗｔ　勿 ７／１２

Claims (1)

1. 【特許請求の範囲】 ｌ　情報の入出力に供する相補なる第１及び第２のビッ
   ト線と、情報を記憶する蓄積容量手段と、前記蓄積容量
   手段を指定する選択手段を有し、前記第２のビット線に
   前記蓄積容量手段の一端を接続し、前記蓄積容量手段の
   他端を前記選択手段を介して前記第１のビット線に接続
   してなるメモリセル構成と、 前記相補なる第１及び第２のビット線に出力される差動
   電圧を増幅するセンスアンプ手段と、前記相補なるビッ
   ト線のうちで前記蓄積容量手段が直接に接続されている
   側の第２のビット線に関して前記センスアンプ手段に前
   記差動電圧を入力する期間のみ該第２のビット線を前記
   センスアンプ手段に接続し、該センスアンプ手段の能動
   期間中は前記第２のビット線を前記センスアンプ手段か
   ら切り放す制御手段と全備えたことを特徴とするダイナ
   ミック型半導体記憶装置。 ２、上記蓄積容量手段が直接に接続さ、れている側の上
   記第２のビット線は上記センスアンプ手段の能動期間に
   おいて読出しまたは書込みの情報に無関係な所定の電位
   に固京されるように成したことを特徴とする特許請求の
   範囲第１項記載のダイナミック型半導体記憶装置。 ３、上記蓄積容量手段が直接に接続されている側の上記
   第２のビット線は待機期間及び、または情報を所定のメ
   モリセルに書き込む書き込み期間において読出しまたは
   書込みの情報に無関係な所定の電位に固定されるように
   成したことを特徴とする特許請求の範囲第１項記載のダ
   イナミック型半導体記憶装置。