JPS60242592A - 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、半導体ダイナミックメモリに関し、更に詳細
には、金属　酸化膜　半導体（ＭＯ８）ダイナミック・
ランダム　アクセス・メモリ（ＤＲＡＭ）に関する。

金属　酸化膜　半導体（ＭＯ８）及び相補形ＭＯ８（Ｃ
ＭＯＳ　）のダイナミック・ランダム　アクセス・メモ
ＩＪ　（ＤＲＡＭ）の密度は、たとえば、１９６０年代
後半のＩＫメモリから現在の６４にメモリまで、増加し
続けている。本発明は、２５６にのＣＭＯＳメモリにお
いて実現できたものであるが、他の大きさのメモリにで
も使用できる。

〔従来技術〕

ＤＲＡＭにおける、代表的には単一のトランジスタとキ
ャパシタをそれぞれ有するメモリセルは、ビットライン
に接続している。ビットライン対は、ランチ状のセンス
アンプから延びている。ダミーセル、再書込み回路、及
び折シ返しビットラインを用いた構造等は、現在のＤＲ
ＡＭにおいて一般に使用されている。

むろん、ＭＯ８−ＤＲＡＭの容量は、さらに多くのメモ
リセルを使用することにより増加できる。しかし、高密
度に作製しないかぎり、すなわち、小さいセルを使わな
いかぎり、メモリの大容量化は、大量生産には適さない
ものとなる。というのも基板面積が増大すると歩留りが
低下するからである。

従って、メモリセルの大きさを縮小するという果てしな
い目標が常に存在する。

しかし、セルを小さく作ると、セルは少ししかチャージ
を記憶せず、セルに記憶されているバイナリ状態を検出
することが増々困難になる。ところで、ピントラインの
キャパシタンスが減少すると、小さいセルでも検出が容
易になる点から、このようにするには、ビットラインに
接続するセルの数を少なくしてピントラインを短かくす
ればよいことになる。一方、より大きなアレイ効率を得
ようとするには、より多くのセルを各ビットラインに沿
って配置すればよいことになる。しかし、短いピントラ
インを使用することはより多くのセンスアンプを必要と
するから、短いピントラインを有する小さいセルを使用
することにより、密度を増大したとしても、それのいく
らかは付加するセンスアンプやそれに関連した周辺回路
（たとえば、デコーダ）により失なわれてしまう。

従来の技術に、市販されてはいないが、単一のセンスア
ンプに対して複数のビットライン対を多重化したものが
ある。この技術によれば、理論的にはさらにセンスアン
プを必要とすることなく短いピントラインを使用するこ
とができる。本発明は、この技術を用いてはいるが、従
来使用したような方法では使用していない。たとえば、
本発明では、検出を行なう場合、センスアンプからビッ
トラインを切り離すようにしている。

従来のいくつかのＤＲＡＭにおいて、ピントラインは、
たとえば５ポルトの全電源電位にプリチャージされてい
る。また、別の従来例では、ピントラインは、半分の電
源電位のような基準電位にチャージされている。これら
プリチャージ技術は、ダミーセルを伴って及びダミーセ
ルなしのいずれの場合にも使用されている。電源電位の
半分にチャージすることの利点は、メモリの消費電力が
少ないということである。しかし、この方法には多くの
問題がおる。たとえば、おる場合では、ビットラインは
非アクテイブブイクルにおいてプリチャージされるので
、電源電位は、プリチャージ時間と実際の検出時間との
間で変化する場合がロシ、このような変化があると検出
が困難になってしまう。また、ピントラインを電源電位
の半分にプリチャージする場合における他の問題は、電
源電位が低い場合に性能が低下するということである。

本発明では、ピントラインを、独特の方法でかつ上述し
た多重化と組み合わせて、電源電位の半分にチャージし
ている。従って、本発明においては、消費電力が少ない
だけでなく、ピーク電流も減少することができる。

なお、最近のＤＲＡＭ技術については、（１）１９８３
年２月のｌ５ＳＣＣ技術論文ダイジエス）　（ＩＳＳＣ
ＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅ
ｒｓ）の第２２６〜２２７頁におけるフジ１氏他代地る
［９ＯＮＳの２５６ＫＸＩＢの２レベルＡＬ技術による
ＤＲＡＭ　（Ａ　９ＯＮＳ２５６ＫｘｌＢ　ＤＲＡＭ　
Ｗｉｔｈ　Ｄｏｕ’ｂｌｅ　Ｌ＠ｖｅｌ　ＡＬＴｅｃｈ
ｎｏｌｏｇｙ）Ｊ　＋　（２）１９８２年２月のｌ５Ｓ
ＣＣ技術論文ダイジェストの第２５８　、２５９頁にお
けるコニゾ代地によるｌ”　６４Ｋｂ　（Ｄ　０ＭＯ８
−ＲＡＭ　（Ａ　６４Ｋｂ　ＣＭｏｓＲＡＭ）ｊ　、　
＋３１１９８３年２月のｌ５ＳＣＣ技術論文ダイジェス
トの第５６−５７頁におけるゾユワング（Ｃｂｗａｎｇ
）代地による「７ＯＮＳの高密度ＣＭＯ８・ＤＲＡＭ（
Ａ　７．ＯＮＳ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　０ＭＯ８
ＤＲＡＭ）Ｊ　。

（４１１９８０年１０月の固体回路Ｉ　ＥＥＥジャーナ
ル（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　−
５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）。

４５　、　Ｖｏｌ、　５Ｃ−１５，第８３９−８４５　
頁ニオけるｆ−’ｒン（Ｃｈａｎ）代地による［１００
ＮＳの５ｖだけの６４に×１のＭＯＳダイナミックＲＡ
Ｍ　（Ａ　１００　ｎｓ　５ＶＯｎｌｙ　６４Ｋｘｌ　
ＭＯＳ　Ｄｙｎａｍｉｃ　ＲＡＭ）Ｊ　、　（５）　１
９８０年１０月の固体回路Ｉ　ＢＥＦＪジャーナＡ／　
、　ｊＫ　５　ＶＯＩ。

５Ｃ−１５，第８４６頁におけるマスダ代地による［高
Ｓ／Ｎ設計による５■だけの６４にダイナミック＆Ｗ（
Ａ　５Ｖ−Ｏｎｌｙ　６４Ｋ　Ｄｙｎａｍｉｃ　ＲＡＭ
　Ｂａ５ｅｄ　ｏｎＨｉｇｈ　Ｓ／Ｎ　ＤｅｓｉｇｎＪ
において示されている。

〔概　要〕

本発明は金属　酸化膜　半導体（ＭＯＳ）ダイナミック
・ランダム　アクセス・メモリ（ＤＲＡＭ）に関する。

本発明のメモリは、１つのセンスアンプに関連した複数
の第１及び第２メモリセルを含んでいる。第１セルには
第１ピントライン対が接続し、第２セルには第２ピント
ライン対が接続している。第１スイツチング装置は第１
ビツトライン対をセンスアンプに選択的に接続し、第２
スイツチング装置は第２ピントライン対をセンスアンプ
に選択的に接続する。各ピントライン対にはプリチャ−
ジ装置と再書込み回路が接続されている。

メモリセルが第１または第２ピントライン対の一方に沿
って選択される時、上記一方のピントライン対は各スイ
ッチング装置を介してセンスアンプに接続される。スイ
ッチング装置は、センスアンプがメモリセルからのデー
タを検出し始めると、センスアンプから上記選択された
ビットライン対を切り離す。

本発明では、メモリアレイにおける入力／出力ラインは
一方のピントライン対にしか接続されず、第１及び第２
スイツチング装置を使用して一方のピントライン対から
他方のピントライン対ヘデータを転送し、これにより入
力／出力ラインへデータを送るようにしている。

また、本発明においては、再書込み回路は各ピントライ
ン対に関して別個に作動され、かつ書込み中は非作動状
態にされる。

なお、以下の説明における特定のアレイやセルの数など
の特定の記載は、本発明を限定するものでは々いことは
明白であり、また周知の回路についても本発明を不明瞭
なものとしないよう省略する。

〔実施例〕

以下、添付の図面に基づいて本発明の実施例に関して説
明する。

概説 本実施例では、Ｉ）Ｒ”ＡＭはＣＭＯ８技術を使用して
製造される。たとえば、アレイはダブル多結晶質シリコ
ン（ポリシリコン）技術を用いてｎ−ウェルに形成され
る。ｎ−ウェル／基板接合部は、逆バイアスされ、少数
キャリヤの（アルファ粒子により生じるソフトエラーを
減少する）バリヤとして働く。このセルの全体的な構造
は、本出願人に譲渡された、１９８３年２月２８日出願
された米国特許願第４７０　、４５４号、発明の名称［
ＣＭＯ８ＤＲＡＭＪにおいて示されている。

本実施例では、メモリは、２５６ＫＸ１メモリに構成嘔
れる。ゲート酸化膜（ポリシリコンの第２層）の厚さは
２５０Ａである。セルは、約５５ｆＦの記憶キャパシタ
ンスを有する約７０μｍ２の面積でめる。

ワードライントライバは、約２７５ｆＣのチャージを記
憶する平均的セルを生ずる、負に“ブーストされ九パ電
位を用いている。ビットラ、イン対セルのキャパシタン
ス比は約１２対１で、幅広い動作レンジにわたって検出
するだめの１９０ｍＶの信号を供給する。メモリには、
５ボルト電位から作動し、かつ４５ｍＡの平均電流と１
ｍＡのスタンノくイ電流が流れる。また、２５６プイク
ルのリフレッシュは、４ｍＳのインターバルで行なわれ
る。メモリ全体が形成されている基板は４つの冗長の行
と列を含んでいる。− 行をアクセスする際、１（！０ＴＩＳ、以下のアクセス
時間が達成できる。メモリはスタティック列回路を使用
しているので、ピント当シ約４０ｎＳ、のアクセス時間
でかつ約２５ｍＡの小さいアクティブ電流で５１２ピン
トをアクセスできる、更に速い“リップルモード″（ス
タティック列　モード）アクセネを達成することができ
る。

アーキテクチャ− 第１図に示すように１６にアレイ１０によシ２５６ＫＸ
Ｉ構造を形成している。アレイ１０は対にされ、各対は
一列のセンスアンプ１４により分離されている。再書込
み回路１６は、センスアンプにほぼ並列な列で、アレイ
１０の各対の外側縁部に形成されている。列デコーダ及
びデータ入力／出力ラインは、メモリの細長い中央部分
１２に形成されている。アレイへ及びアレイから転送さ
れる全データは、これら中央に設けられた入力／出力ラ
インを介して生じる。外側のアレイは、第２図を参照し
て後述する内側アレイのビットラインを介して入力／出
力ラインと連絡してぐる。

行デコーダとワードライントライバ１Ｂは、２つの水平
帯域に形成されている。デュアル行デコーダはこれら帯
域において使用されている。周辺回路は、多くは領域２
０に設けられている。これらは、データ用人力／出力バ
ノアリング、アドレス用バファリング、及び標準ＲＡＳ
　／及びＣＡＳ　／信号等のタイミング信号を含んでい
る。一般に行なわれているように、これらバンノアはＭ
Ｏ８信号レベルシフティングにＴＴＬを与えるものであ
る。

センスアンプ多重化および再書込み回路第２図において
、２対のビットライン、すなわちライン２３．２４及び
ライン２５．２６は、トランジスタ３３．３２を介して
、センスアンプ３０に選択的に接続している。ビットラ
イン２３．２４はトランジスタ４３を介して相補人力／
出力ライン４０．４１に接続している。これらトランジ
スタは、列デコーダにより選択される。説明上、ビット
ライン２３．２４を内側ビットライン（ＢＬＩ及びＢＬ
Ｉ／　）、及びビットライン２，５．２６を外側ビット
ライン（ＢＬＯ及びＢＬＯ／）と呼称する。

ここで内側及び外側は、入力／出力ライン及びセンスア
ンプ３０に関するビットライン対の位置を表わしている
（なお、“右°′及び“左″で表示した場合、右及び左
は、ライン５４．５５に示すように、入力／出力ライン
４０．４１の他側に延びる２対のビットラインに関して
逆になるので、この右、左という表示は不明瞭なものに
なってしまう）。センスアンプ３０は、一対の交差接続
したｐ形トランジスタと、ｐ−チャネルトランジスタ状
構造から成る４つのキャパシタを有している。

このセンスアンプは、ＤＲＡＭセンスアンプとともに一
般に使用されるような、センスアンプストローブ（ＳＡ
Ｓ　）信号を受信する。センスアンプの動作は、第４図
に関して説明する。

複数のセルは各ビットラインに接続し、各セルはトラン
ジスタ３６のようなトランジスタとキャパシタ３７のよ
うな記憶キャパシタから成っている。アレイにおけるワ
ードラインは、読出し、書込み、またはリフレンンユす
るため、（一対の）ビットラインの一方に接続する一つ
のキャパシタを選択する。なお、ピントラインに沿って
ダミーセルは使用していない。

トランジスタ４５．４６は、プリチャージ信号を受信し
かつピントラインのプリチャージを行なう。代表的な動
作において、再書込みの後、一方のビットラインは全電
源電位（５ボルト）にあり、他方はアースされている。

従って、ライン２４゜２５は５ボルトで、ライン２３．
２６はアース電位にある。プリチャージ信号によりトラ
ンジスタ４５．４６は導通し、ピントライン対における
チャージは分割され、ビットラインは、電源電位の約半
分、たとえば電源電位が５ボルトの場合、２イポルトに
なる。ピントラインは電源電位の％まで変化するだけな
ので、有効電力は約係数２だけ減少される。このプリチ
ャージにおいて、トランジスタ３２．３３は導通し、セ
ンスアンプ内のノードもまた■。。電位の半分までプリ
チャージされる（実際には、ビットラインは電源電位の
５０−以上（たとえば５５チ）である。再書込み回路か
ら生じた固有のブートスランピングがいくらかｓｂ、ま
た接合部に関連したキャパシタンスは非直線性（たとえ
ば電圧の関数）である。従って、５０チという数値から
のこの変動は、プロセスに依存している）。

再書込み回路４８は、ピントライン２５．２６の端部に
接続し、同様に再書込み回路４９はピントライン２３．
２４の端部に接続している。各再書込み回路は、一対の
交差接続したｎ形トランジスタから成っている。再書込
み回路４８は、交差接続トランジスタをアースに接続す
るトランジスタ５０を含んでいる。同様に、再書込み・
回路４９は、一対の交差接続したトランジスタをアース
に接続するトランジスタ５１を含んでいる。後述するよ
うに、トランジスタ５０．５１により、再書込み回路４
８．４９は別々に動作される。従って、ビットラインを
再書込みするのに消費される電流は別々の期間に配分さ
れるので、ピーク電流を制限することができる。また、
トランジスタ５０゜５１を動作するのに使用される波形
は、これらトランジスタを徐々に導通させるので、電流
ピークをさらに減少することができる。

第２図の回路の全体動作 詳細なタイミング図について述べる前に、第２図の回路
動作について説明する。回路は、データが内側ビットラ
インから読み出でれるかまたは外側ピントラインから読
み出されるかによシ、異なって動作する。

先ず、データが、外側ピントラインの一方から、たとえ
ばトランジスタ３６及びキャパシタ３７から成るセルか
ら読み出されると仮定する。最初、トランジスタ対３２
．３３が導通し、かつプリチャージトランジスタ４５．
４６もまた導通する。

これにより、センスアンプのノードと２対のピントライ
ンは同じ電位、たとえば％ｖｃｃに保持される。次に、
トランジスタ３３とプリチャージトランジスタ４５．４
６がオフになる。さらにワードラインが選択され、トラ
ンジスタ３６を導通させて、ライン２５をさらにチャー
ジするかまたはラインのチャージを減少させる（キャパ
シタ３７は全電位（たとえば５ボルトまたはＯボルト）
を記憶する）。キャパシタ３７からのチャージによｐ１
金属ピントライン２５とセンスアンプ３０のノードに不
均衡が生じる。ここで、トランジスタ３２はオフになり
、センスアンプ３０において検出が行なわれる。重要な
ことは、この検出はセンスアンプに接続したいずれのピ
ントライン対にも行なわれないことである。検出を行な
った後、トランジスタ３３は導通する。従って、キャパ
シタ３７からの増幅されたデータは、内側ビットライン
に送られる。そこで、これはＩ１０ライン４０．４１に
送られることができる（これら事項に関するタイミング
については後述する）。再書込み信号はトランジスタ５
１に送られ、内側ピントラインを再書込みする。トラン
ジスタ３２も再び導通されるので、センスアンプ３０に
よシ検出されたデータは外側ピントラインに送られる。

外側再書込み回路４８は、トランジスタ５０に信号を供
給することにより動作され、外側ビットラインを再書込
みし、それによりキャパシタ３Ｔは元の状態に戻る。

従って、データが外側ビットラインにおいて検出される
時、それは内側ピントラインに先ず送られ、入力／出力
ラインに送られる。内側ビットラインが先ず再書込みさ
れ、続いて外側ビットラインが再書込みされる。

次に、データは内側ビットライン２４に沿って検出され
るものと仮定する。先ずトランジスタ３２゜３３がオン
となり、・トランジスタ４５．４６が導通する時、全ビ
ットラインとセンスアンプ３０のノードは約％■。。に
なる。プリチャージ信号が低下した後、トランジスタ３
２はオフになり、ワードラインは動作され、ビットライ
ン２４へまたはビットライン２４からチャージが流れる
。従って、トランジスタ３３はオフになり、５ＡＳ（セ
ンスアンプストローブ信号）の供給によりセンスアンプ
３０内で検出が行なわれる。トランジスタ３３が再びオ
ンになった時（ライン４０．４１の電位を再書込みしだ
後）トランジスタ４３が導通すると、データはこれらの
ラインに送られる。内側ビットラインが先ず再書込みさ
れる。その後、トランジスタ３２は再び導通でれ、外側
再書込み回路４８をプリチャージサイクルの一部として
動作する。

外側ピントラインから検出した場合と同様に、内側ビッ
トラインの一方からのデータがセンスアンプにより検出
される前に、内側ピントラインはセンスアンプから絶縁
される。同様に、一方のピントライフ対は他方のビット
ライン対とは異なる時間に再書込み烙れ、電流ピークを
減少するようにしている。

第２図かられかるように、センスアンプとセルは全て、
Ｐ−チャネルディバイスである。セルは。

センスアンプを含んでいるウェルから離間したｎ−ウェ
ルに形成されている。再書込み回路と列選択トランジス
タはｎ−チャネルトランジスタで、これらはｎ−ウェル
の外側のｐ形基板に形成されている（ｎ−ウェルは正電
源電位に接続している）。

たとえば、回路４８が千ヤパ７夕３７をチャージするよ
う設定されていると仮定すると、全電源電位ｖｃ０はキ
ャパシタ３７にかかつている。ワードラインは、プート
ストラップされ（アース電位以下の約−３ボルトに駆動
され）、キャパシタ３７及び同様のキャパシタに及びキ
ャパシタからチャージを完全に送るようにしている。全
ｖｃ０電位は一方のビットラインに供給され、また他方
のピントラインは、再書込み中、アースに接続している
（全ｖｃｃはＳＡＳ信号と、回路４８．４９からのアー
スとから得られる）。

デコーダの使用は、各アドレスを検査し、かつプリチャ
ージ後でかつ検出前にトランジスタ３２゜３３のいずれ
をセンスアンプに接続したままにすべきかを決定するた
めである。このようなデコーダは周知で、従来のＤＲＡ
Ｍにおけるダミー負荷またはダミーセルを動作するのに
使用されるデコーダと同様である。

なお、ビットラインは約％ｖｃｃにチャージ石れている
ので、トランジスタ３２．３３を介してのチャージの伝
送に困難はない。

第３図の波形 第３図において、アクティブサイクルの開始時、波形８
０により示されるように行アドレスストローブ信号（Ｒ
ＡＳ／）の電位は低下する。ＲＡＳ／信号の電位が低下
した後、プリチャージが行なわれる。

これは波形８１により示されている。従来のメモリとは
異なシ、プリチャージはアクティブブイクルにおいて行
なわれる。アドレス等のデコーディングがこのプリチャ
ージ中に行なわれるので、これによシアクセス時間がさ
らに増えることはない。

これにより、プリチャージ電位は■。。で示される。

なお、センスアンプのストローブ信号（ＳＡＳ　）は、
プリチャージが行なわれるまでオンで、その後波形８２
で示されるように低下する。

第３図において、トランジスタ３２のゲートに与えられ
る波形はＴ１　で示され、トランジスタ３３に関しては
Ｔ２で示されている′。先ず、両方のトランジスタ３２
．３３は導通しており、その後トランジスタ３３がオフ
になり、続いてトランジスタ３２がオフになる。トラン
ジスタ３３は矢印８６に示されるように検出が行なわれ
た後オンになり、それに遅れてトランジスタ３２がオン
になる。

ワードラインの電位は波形８５に示すように約−３ボル
トまで低下し、セルからのチャージを完全に送る。外側
ビットラインの検出は、波形８７でこれらピントライン
の電位を示すことにより、表わされている。最初に、一
方のラインは５ボルトで、他方のラインはアース電位に
あり、その後プリチャージ期間において、両方のライン
は％■ｃｃになる。ワードラインが作動される時一方の
ラインはわずかに電位を変化し、他方は％ｖｃｃのまま
である。

センスアンプのノードにおける電位は波形８８に示され
ている。これら電位の一方はｖｃｃで、他方はアース電
位でめる。プリチャージ後、ノードは等しくなシ、検出
が開始する以前のあるモードにおいてわずかな変化があ
る。ＳＡＳ信号の電位が上昇した時、検出が行なわれる
。波形８９は、内側ビットラインの電位を示している。

なお、前述したように、たとえ、１つのセルがこれらビ
ットラインの一方において選択されても、波形９１（外
側再書込み回路用の再書込み信号）における電位の上昇
により示されるようにアクティブサイクルの後まで、再
書込みは行われない。波形９０は、内側の書込みが、先
ず行なわれることを示し、矢印９２は内側及び外側再書
込み間の時間の離間を表わしている。列選択信号は、内
側再書込み信号の電位が上昇した後まもなく、波形９３
で示すように電位が上昇する。従って、内側ビットライ
ンにおける差は全ｖｃｃである。ＶＯラインのデータは
波形９４により示され、波形９５はそのデータが有効で
める時を示している。

上記波形の全ては、ＤＲＡＭにおいて一般に使用てれる
周知の回路によシ発生されるので、タイミング回路は示
されていない。

内側ビットラインにおける検出用タイミング信号は、第
３図のタイミング信号とほぼ同じようなもので、上述し
たようにトランジスタ３２．３３に関するタイミングに
ずれがある。

本実施例では、書込みブイクルにおいて、再書込み回路
は使用されていない。すなわちこれらは、一時的に動作
されない。従って、ピントラインは、第２図に示した入
力／出力ラインから直接的に駆動される。これにより、
書込みサイクルはスピードアンプされる。従来、再書込
み回路を切シ離す手段がなかったので、これらの回路は
作動名せられていた。本発明では、読出し／再書込みサ
イクルにおいてはこれら回路を選択的に動作させ、また
書込みブイクルにおいては両方の回路を動作しないよう
にしている。

第４図のセンスアンプ 第４図は第２図のセンスアンプを示し、（内側及び外側
の）真及び相補ビットラインは同じレベルで示されてい
る。キヤパシタ６１．６２は、ノード６７．６８間に接
続され、キヤパシタ６３゜６４もこれらノード間に接続
されている。ｐ−テャネルトランジスタ５ｏは、ノード
６７とノード５７　（ＳＡＳ信号源）との間に接続″さ
れている。そのゲートはノード６８に接続している。ト
ランジスタ６０はノード６７に接続したゲートを有し、
これの一端子はノード６８に接続しかつ他端子はノード
５７に接続している。

説明上、キャパシタ６１．６４は同じキャパシタンスを
有し、千ヤパクタ６２（ｃｍ）及び６３（ｃ、）もまた
同じキャパ７り゛ンスを有しているものとする。Ｃ２の
キャパシタンスは、本実施例では約５饅だけＣ１の千ヤ
パシタンスよりもゎずかに大きい（５％という特定の差
は、本発明において重要な問題ではない）。

理想的には、バイナリ１またはバイナリｏのいずれを検
出する１合にも、たとえ方向が逆であっても、ビットラ
インの振れは同じでなければならない。しかし、このよ
うな理想状態をはばむ多くの要因がある。たとえば、ワ
ードラインに負の電位がかけられた場合、ワードライン
とビットライン（第２図のトランジスタ３６のゲートと
ライン２５）間の容量結合は、ビットラインを嘔らに負
にしてしまう。また、ビットラインのキャパシタンスは
、トランジスタ３２．３３のソース及びドレイン領域に
伴う寄生キャパシタンス等様々の理由で、電圧に関して
非直線性になってしまう。前に述べた他の要因は、ビッ
トラインの実際のプリチャージ電位が正確にはｖｃｃ／
！ではないというととである。セル自身のキャパシタン
スもまた電圧に関して直線性ではない。また、理想状態
から逸脱させ、かつ特にセルの寸法を小さくした時にデ
ータの検出を困難にしている要因は他にもある。

第５図において、ライン７１は、プリチャージ後のビッ
トラインの理想電圧を表わしている。部分７２における
、更に負の方向へのこのラインの振れは、ワードライン
が動作されている時化じるピントラインの一方の優勢を
表わしている（セルから°のチャージはこの説明におい
ては無視されている）。　′ キャパシタ６１〜６４は、とりわけ上述した要因を補償
している。アドレス信号の通常のデコーディングにより
、セルを真のピントラインまたは相補ビットラインのい
ずれでアクセスすべきかを決定することができる。ライ
ン２５に沿ってセルがアクセスされるものと仮定する。

ライン７４（ライン７５ではない）に電位が供給される
。キャパシタＣ２は千ヤパシタＣ工よりも大きいので、
ライン６７は負によシ少なく駆動され上述した作用を補
償する。これは第５図の部分７３で示されている。同様
に、セルが真のピントライン２３または２６に沿って選
択される場合、ライン７５に信号が供給され、ライン６
８を他のビットラインよりも高電位にし、同様の補償を
行なう。

竹に、小さいセルを使用した場合、前述したキャパシタ
により、ダミーセルを使用した時よりも更に正確々調整
を行なうことができる。さらに、これらはり、Ｃ，オフ
セントを行ない、両方向の補償及びゲインを改善するこ
とができる。

電流ピークの低減 第６図は、アレイの半分が、ある期間において再書込み
てれ、他の半分が他の期間において再書込まれることに
より生じる電流供給を表わした波形を示している。また
、ここには、電位が低下するＲＡＳ／信号を示している
。これはアクティブブイクルを開始する。アクティブブ
イクルにおいてデータが有効となる前に、ビットライン
の半分の再書込みが行なわれる。その後、プリチャージ
サイクルにおいて（ＲＡＳ／の電位が上昇した後）、他
の半分のピントラインが再書込みされる。これにより、
ピーク電流は減少し、かつこれら大きな電流要求を２つ
の別々の期間に分配する。また、第３図において、詳細
には示されていないが、再書込み回路を作動するのに使
用される信号は、勾配を有している。これは、再書込み
サイクルにおけるピーク電流をさらに減少する。これら
の技術により、アクセス時間を増すことなくピーク電流
を減少することができる。

まとめ 以上のように、一つのセンスアンプに多重化された２対
のビットラインを使用した０ＭＯ８−ＤＲＡＭについて
説明してきたが、上述したメモリにおいてはダミーセル
は使用されていない。ビットラインは電源電位の半分に
チャージされる。ビットラインの半分がある期間におい
て書込まれ、他の半分は別の期間に再書込みされるので
、ピーク電流を減少することができる。

【図面の簡単な説明】

第１図は本発明のメモリの平面図、第２図は本発明のメ
モリセル、ビットライン、センスアンプ。 再書込み回路、多重化（マルチプレツクス）装置及び入
力／出力ラインへのビットラインの接続の回路図、第３
図は第２図の回路の動作を説明するだめのタイミング図
、第４図は第２図のセンスアンプの詳細な回路図、第５
図は第４図の回路における電位レベルを示した波形図、
第６図は本発明のメモリに関する電流ピークを説明する
だめの波形図を示している。 １０・・・・アレイ、１６・・・・再書込み回路、２０
・・・・周辺回路、２３，２４，２５゜２６・・・・ピ
ントライン、３０・・・・センスアンプ、３２，３３，
４５，４６，５０．５１　・・・・トランジスタ、４０
．４１　・・・・入力／出力ライン、４８．４９・・・
・再書込み回路、６１．６２，６３．６４・・・・キャ
パシタ。 ％−許出出願人　インテル・コーポレーション代理人　
山川数構Ｇ’ａ１２名） 間両の浄書（内容に変更なし） ｐｐｐＭｓ４Ｌ −’２９” ４ケ６ ４孕６ 手続補正書（方式） ％式％ １、事件の表示 昭和６０年　特　許　願第３２９４４号２、発明の名称 事件との関係　特　許　出願人 名称（氏名）インテル・コーポレーション５、　Ｗａ　
４１Ｅ＊　’？ｒの日付　昭和６０年　５　月２８日哨
横８町好通知 こ ６、補正の対象 （１）別紙願書の通り （２）明細書第１頁に記載の発明の名称を「金属酸化膜
　半導体　ダイナミック・ランダム　アクセス・メモリ
」と補正する。 （３）図面の浄書（内容に変更なし） 以　上

Claims (1)

1. 【特許請求の範囲】 （１）第１群及び第２群複数のメモリセルと；センスア
   ンプと；上記第１群のセルに接続した第１ピントライン
   対と；上記第１ビツトラインと上記センスアンプとに接
   続しかつ上記第１ピントライン対を上記センスアンプに
   選択的に接続する第１スイッチング手段と；上記第２群
   のセルに接続した第２ピントライン対と；上記第２ピン
   トラインと上記センスアンプとに接続しかつ上記第２ピ
   ントライン対を上記センスアンプに選択的に接続する第
   ２スイッチング手段と；上記第１及び第２ピントライン
   対をプリチャージするプリチャージ手段とから成り、上
   記第１及び第２ビツトライン対の一方は、上記一方のビ
   ットライン対におけるメモリセルの１つが選択された時
   、上記第１及び第２スインテング手段の一方により上記
   センスアンプに接続され、かつ上記一方のスイッチング
   手段は、上記センスアンプが上記１つのメモリセルから
   のデータを検出する時、センスアンプから上記一方のピ
   ントライン対を切シ離すようにして、上記ビットライン
   対が上記センスアンプに選択的に接続する際、上記メモ
   リセルにおけるデータを有効に検出するようにしたこと
   を特徴とする金属　酸化膜　半導体（ＭＯＳ）ダイナミ
   ック・ランダム　アクセス・メモリ（ＤＲＡＭ）。 （２、特許請求の範囲第１項記載のＤＲＡＭにおいて、
   第１及び第２ピントライン対にはそれぞれに接続された
   第１及び第２再書込み回路が含まれていることを特徴と
   するＭＯＳ−ＤＲＡＭ　０（３１４？許請求の範囲第２
   項記載のＤＲＡＭにおいて、第２ピントライン対は一対
   の入力／出力ラインに選択的に接続されることを特徴と
   するＭＯＳ−ＤＲＡＭ。 （４）°特許請求の範囲第３項記載のＤＲＡＭにおいて
   、第１及び第２再書込み回路は選択的に作動されること
   を特徴とするＭＯＳ−ＤＲＡＭ　０（５）特許請求の範
   囲第４項記載のＤＲＡＭにおいて、データが＠１群のセ
   ルの１つから検出される時、第２スイッチング手段は第
   ２ピントライン対をセンスアンプから切り離し、かつ上
   記第１群のセルの１つが選択された後、第１スイッチン
   グ手段は第２ビツトライン対をセンスアンプから切シ離
   すことを特徴とするＭＯＳ　−ＤＲＡＭ　０（６）特許
   請求の範囲第４項または第５項記載のＤＲＡＭにおいて
   、データが第２群のセルの１つから検出される時、第１
   スインテング手段は先ず第１ビツトライン対をセンスア
   ンプから切り離し、続いて、上記第２群のセルの１つが
   選択された後、第２スイッチング手段は第２ピントライ
   ン対をセンスアンプから切９離すことを特徴とするＭＯ
   Ｓ・ＲＡＭ　０ （７）特許請求の範囲第６項記載のＤＲＡＭにおいて、
   プリチャージ手段は、両方のピントライン対に接続して
   、上記ビットラインの電位を等しくすることを特徴とす
   るＭＯＳ−ＤＲＡＭ （８）特許請求の範囲第３項記載のＤＲＡＭにおいて、
   センスアンプは不均衡なキャパシタを含み、がっ上記不
   均衡なキャパシタに信号を供給してビットライン対の一
   方の電位を調節し、ワードラインが動作している詩学じ
   る、ピントラインの一方の電位の寄生的変化を補償する
   ようにしたことを特徴とするＭＯＳ−ＤＲＡＭ （９）特許請求の範囲第３項または第８項記載のＤＲＡ
   Ｍにおいて、センスアンプは第１導電形のトランジスタ
   から形成され、かつ再書込み回路は第２導電形のトラン
   ジスタから形成されていることを特徴とすルＭＯ８−Ｄ
   ＲＡＭ　０ （１０）　特許請求の範囲第９項記載のＤＲＡＭにおい
   て、第１導電形はｐ形で、第２導電形はｎ形であること
   を特徴とするＭＯＳ　−ＤＲＡＭ。 （１１）第１及び第２ピントライン対と；上記ピントラ
   インに接続した複数のメモリセル°と；センスアンプと
   ；上記第１及び第２ピントライン対と上記センスアンプ
   とに接続しかつ上記第１及び第２ピントライン対の一方
   を上記センスアンプに選択的に接続する多重化手段と；
   上記ビットライン対に接続し、かつ上記第１及び第２ビ
   ツトライン対の電位をそれぞれ再書込みし、また第１及
   び第２ピントライン対の電位を再書込みするのに別々に
   動作する第１及び第２再書込み手段とから成り、ＤＲＡ
   Ｍの電流ピークを減少するようにしたことを特徴とする
   金属　酸化膜　半導体（ＭＯＳ）ダイナミック・ランダ
   ム　アクセス・メモリ（ＤＲＡＭ）。 （１２、特許請求の範囲第１１項記載のＤＲＡＭにおい
   て、ＤＲＡＭに書込む間、両方の再書込み手段は選択烙
   れないことを特徴とするＭＯＳ　−ＤＲＡＭ　０（１３
   ）特許請求の範囲第１１項記載のＤＲＡＭにおいて、セ
   ンスアンプは第１導電形のデバイスから形成でれ、かつ
   再書込み手段は第２導電形のトランジスタから形成され
   ることを特徴とするＭＯＳ　・ＲＡＭ　０ （１４）　特許請求の範囲第１１項または第１３項記載
   のＤＲＡＭにおいて、上記ＤＲＡＭＫより使用される電
   源電位の略％にピントライン対をプリチャージするプリ
   チャージ手段を有することを特徴とするＭＯＳ　−ＤＲ
   ＡＭ　０ （１５）　特許請求の範囲第１４項記載のＤＲＡＭにお
   いて、第１及び第２再書込み手段は、第１ビツトライン
   対の一方のライン及び第２ビツトライン対の一方のライ
   ンとを全電源電位にチャージさせ、かつ上記第１及び第
   ２ピントライン対の他方のラインをアースに接続させ、
   かつプリチャージ手段は上記ラインを一緒に接続してい
   ることを特徴とするＭＯＳ　−ＤＲＡＭ　０ （１６）　４？許請求の範囲第１１項記載のＤＲＡＭに
   おいて、第２ピントライン対は、相補入力／出力２イン
   に選択的に接続することを特徴とするＭＯＳ−ＤＲＡＭ
   　０（１７）　特許請求の範囲第１１項記載のＤＲＡＭ
   において、センスアンプは、検出生信号を受信する不均
   衡なキャパシタ対を有し、上記不均衡なキャパシタは信
   号がピントラインに寄生結合するのを補償することを特
   徴とするＭＯＳ　−ＤＲＡＭ　０（１８）特許請求の範
   囲第１３項記載のＤＲＡＭにおいて、第１導電形はｐ形
   で、第２導電形はｎ形であることを特徴とするＭＯＳ　
   −ＤＲＡＭ　０（１９）第１ピントライン対と；上記第
   １ビツトライン対に接続した複数のメモリセルと；検出
   中、信号を受信しかつ上記第１ピントライン対に信号が
   寄生結合するのを補償する一対の不均衡なキャパシタを
   含み、かつ上記第１ビツトライン対に接続したセンスア
   ンプと；上記第１ビツトライン対に接続しかつ上記第１
   ビツトライン対の電位を再書込みする再書込み手段と；
   　ＤＲＡＭによシ使用される電源電位の約イに上記ビッ
   トラインをプリチャージするプリチャージ手段とから成
   り、第１ビツトライン対における信号の検出を改善する
   ようにしたことを特徴とする金属　酸化膜　半導体（Ｍ
   Ｏ８）ダイナミック・ランダム　アクセス・メモリ（Ｄ
   ＲＡＭ）。 （２、特許請求の範囲第１９項記載のＤＲＡＭにおいて
   、第２ビツトライン対と、第１及び第２ピントライン対
   の一方をセンスアンプに選択的に接続する多重化手段と
   を有し、上記多重化手段は上記第１及び第２ピントライ
   ン対と上記センスアンプとに接続していることを特徴と
   するＭＯＳ　−ＤＲＡＭ　０（２１）第１ピントライン
   対と；上記第１ビツトライン対に接続した複数のメモリ
   セルと；上記第１ピントライン対に接続したセンスアン
   プと；上記第１ビツトライン対に接続し、上記ビットラ
   インの電位を再書込みし、かつ上記ラインの他方がアー
   ス電位に接続している間、上記ラインの一方に、電源電
   位にほぼ等しい電位を供給する再書込み手段と；アクテ
   ィブメモリサイクルにおいて上記第１ビツトライン対を
   一緒に接続しかつ上記電源電位の号にほぼ等しい電位に
   上記ビットライン対をプリチャージするプリチャージ手
   段とから成り、低電力ＤＲＡＭを達成するようにしたこ
   とを特徴とする金属　酸化膜　半導体（ＭＯ８）ダイナ
   ミック・ランダム　アクセス・メモリ（ＤＲＡＭ）。 （Ｚ２、特許請求の範囲第２１項記載のＤＲＡＭにおい
   て、センスアンプは、センスアンプに接続しかつ検出中
   信号を受信するよう接続した二対の不均衡なキャパシタ
   を含み、上記二対のキャパシタの一方だけが検出中上記
   信号を受信してビットラインへの寄生結合を補償するよ
   うにしたことを特徴とするＭＯ８−ＤＲＡＭ　０ （２３）　％許請求の範囲第２１項または第２２項に記
   載のＤＲＡＭにおいて、複数のメモリセルを有する第２
   ビツトライン対と；第１及び第２ビツトライン対の一方
   をセンスアンプに選択的に接続する多重化手段とを有し
   、上記多重化手段は上記第１及び第２ビツトライン対と
   上記センスアンプに接続していることを特徴とするＭＯ
   ８−ＤＲＡＭ０