JPS6022682Y2 - デイジタル・アナログ変換器 - Google Patents

Description

【考案の詳細な説明】 本考案は計測器、自動制御装置等に使用されるに適した
ディジタル・アナログ変換器（以下、ｒＤＡＤＡ変換器
中う。

）に関する。ディジタル信号入力をタイミング回路によ
りパルス時間幅信号に変換し、これを積分してアナログ
信号出力を得るＤＡ変換器は広く知られている。

このようなりＡ変換器では、一般に高精度の変換を行う
場合には、入力のディジタル信号の桁数も大きく、応答
速度が遅い。

また逆に高速度の変換を行う場合には精度が低くなるこ
とは免れられない。

このようなりＡ変換器の使われた計測器を用いて、例え
ば装置の調整を行う場合などに、調整の初期段階では精
度は低くとも応答速度の早い動作が必要であり、調整の
最終段階では応答速度は遅くとも精度の高い動作が必要
である。

従来の装置ではこれに対応するため、精度および速度の
異なるＤＡ変換器をいくつか備えておき、これを切換え
て使用するように構成されていた。

このため装置が高価になるとともに形状も大形化する欠
点があった。

本考案はこれを改良するもので、１個のＤＡ変換器に周
期の異なる複数のクロック信号と、これに対応する積分
回路の時定数とを、連動して選択切換を行うことにより
、安価で小形のＤＡ変換器を提供することを目的とする
。

本考案はこれを区間平均回路（ＳｅｃｔｉｏｎａｌＡｖ
ｅｒａｇｅ Ｉｎｔｅｇｒａｔｏｒ） ニ適用すること
が一ツノ特徴である。

区間平均回路は１標本化周期の中で正確にリセットされ
、少なくとも２標本化周期より前の情報を出力に含まな
いように構成された積分回路である。

これについては、列えば１日経エレクトロニクス１９７
１９月２４日号８５頁〜１０４頁ヨに詳しく述べられて
いるが、ここでは実施例説明の中で同時に説明する。

本考案は、ディジタル入力端子と、このディジタル入力
端子に与えられたディジタル入力情報を並列入力とし、
クロック信号を入力し、そのクロック信号が所定の数だ
け入力する毎に一つの周期が設定され、この周期毎にそ
の周期の中で上記ディジタル入力情報に対応する時間幅
のパルス時間幅信号を送出するタイミング回路と、この
パルス時間幅信号の持続時間だけ一定の基準電圧を積分
し、この持続時間の経過直後から上記周期の終了時にそ
の出力が起点の電位になるように折り返し積分を行う積
分回路とを含む区間平均回路によるディジタルアナログ
変換器において、上記クロック信号として周波数の異な
る複数個のクロック信号を入力する複数の入力端子と、
この入力端子の一つを選択して上記タイミング回路のク
ロック信号入力に与える選択手段と、この選択手段の選
択切換に連動して上記積分回路の時定数を切換える切換
手段とを備え、上記時定数を切換える切換手段および上
記選択手段はその選択する手段が選択するクロック信号
の周波数が高くなるに応じて小さい時定数を選択するよ
うに構成されたことを特徴とする。

以下図面を参照して実施例について本考案を詳しく説明
する。

第１図は本考案実施例の回路構成図である。

第１図で、１はディジタル入力端子、２はタイミング回
路、３，４はクロック信号発生回路、５，６は選択切換
入力端子、７はスタート入力端子、８はビジー出力端子
、９はＲＳフリップフロップ、１０．１１はアンド回路
、１２はインバータ、３．１４は演算増幅器、１５はア
ナログ出力端子である。

また１、−Ｅｓは基準電源、Ｒは抵抗器、Ｃ１，Ｃ２，
Ｃ３はコンデンサを示す。

ＳＷ、〜ＳＷ４はスイッチ（ＦＥＴが用いられる）であ
る。

ディジタル入力端子１には、入力ディジタル信号があり
、これはタイミング回路２に並列に入力されるように構
成されている。

タイミング回路２には、二つの周期の異なるクロック信
号が、クロック信号発生回路３および４より、それぞれ
アンド回路１０．１１を介して導かれている。

アンド回路１０．１１には選択切換入力端子５，６より
それぞれ選択信号が結合され、選択信号に応じていずれ
かのアンド回路が開くように構成されている。

また、タイミング回路２には、ストローブ信号入力とし
て、ＲＳＳフリップフロラ回路９の出力Ｑが導かれてい
る。

ＲＳＳフリップフロラ回路９のリセット人力Ｒには、タ
イミング回路２の発スるエンド信号が導かれている。

ＲＳＳフリップフロラ回路９のセット人力Ｓにはスター
ト入力端子７の信号が、同じく反転出力Ｑはインバータ
１２を介してビジー出力端子８に導かれている。

タイミング回路２の出力Ｐ２は、設定された入力ディジ
タル信号の大きさに対応するパルス時間幅信号であり、
スイッチＳＷ０およびスイッチＳＷ２を制御するように
構成されてうる。

スイッチＳＷ１は切換スイッチであり、−接点ａは抵抗
器Ｒを介して演算増幅器１３の入力に導かれ、接点すは
基準電圧−Ｅｓに、接点Ｃは出力端子１５の電位点にそ
れぞれ結合されている。

スイッチＳＷ２は開閉スイッチである。

出力Ｐ２に信号があるとき、スイッチＳＷ１は接点ａｂ
間が結合され、スイッチＳＷ２は閉じ、出力Ｐ２に信号
がないとき、スイッチＳＷ１は接点ａｃ間が結合され、
スイッチＳＷ２は開くように制御される。

演算増幅器１３の出力はスイッチＳＷ３とコンデンサＣ
１の直列回路、およびスイッチＳＷ、とコンデンサＣ２
の直列回路により、入力に帰還されている。

スイッチＳＷ３およびＳＷ４は選択切換入力端子５およ
び６の信号により、それぞれ制御される。

すなわち、クロック信号発生回路３が選択されたときは
スイッチＳＷ３が閉じ、クロック信号発生回路４が選択
されたときはスイッチＳＷ、が閉じるよう、連動して制
御されるように構成されている。

演算増幅器１３はこれらスイッチによりコンデンサＣ１
またはＣ２が結合され、積分回路を構戊する。

演算増幅器１３の出力はスイッチＳＷ２を介して、コン
デンサＣ３および演算増幅器１４の入力に与えられてい
る。

コンデンサＣ３は保持回路を、演算増幅器１４はコンデ
ンサＣ３の電位を出力する利得１のバッファ増幅回路を
構成している。

この演算増幅器１４の出力は出力端子１５に結合されて
る。

ここで、クロック信号発生回路３は周波数の高いクロッ
ク信号を発生し、クロック信号発生回路４は周波数の低
いクロック信号を発生する。

また、コンデンサＣ１はその容量が小さく、コンデンサ
Ｃ２はその容量が大きい。

タイミング回路２は、クロック信号が所定数に個入力す
る毎に一つの周期となるように設定されていて、その周
期毎に、その周期のうち並列入力に与えられているディ
ジタル信号の値に応じた長さのパルス幅信号を送出する
。

したがって、与えられるクロック信号の周波数が高いと
きには、クロック信号のパルスが上記に個入力する時間
は短いので、上記周期は自動的に短くなり、クロック信
号の周波数が低いときには周期は長くなる。

このタイミング回路２の出力パルス幅信号の時間識別精
度は一定であるから、周期が長いときには、その出力パ
ルス幅信号が含む情報の精度を良くすることができる。

したがって、並列入力に与えられているディジタル信号
の桁数は大きい桁数が有効に利用される。

しかし周期が短いときには、パルス幅信号が含む情報の
精度は悪くなるので、ディジタル信号の桁のうち上位の
桁のみが有効に利用され、下位の桁はかりに利用しても
意味がなくなる。

したがってこの実施例回路では、クロック信号周波数が
高いときには、並列入力のディジタル信号のうち、上位
のｍ桁だけを取り込むように構成されている。

このように構成された装置の動作を、第２図および第３
図のタイミングチャートを用いて説明する。

第２図は高速低精度が選択された場合、第３図は低速高
精度が選択された場合のタイミングチャートである。

第２図の高速低精度の場合は、選択切換入力端子５に信
号Ｆ１が与えられる。

これによりアンド回路１０が開き、クロック信号発生回
路３が選択され、同時にスイッチＳＷ３が閉じる。

一方、ディジタル入力端子１からは、入力ディジタル信
号がタイミング回路２に与えられる。

このとき、入力端子１には（ｍ＋ｎ）桁のディジタル信
号があっても、低精度の場合にははじめのｍ桁のみが取
り込まれることになる。

タイミング回路２は、スタート入力端子７の信号Ｐ１に
よりストローブ信号Ｆ３ヲ受けて、入力クロック信号に
応じて、パルス時間幅信号に変換して出力Ｐ２に送出す
る。

タイミング回路２の構成については、例えはプリセット
カウンタが使用されるが、広く知られているのでここで
は説明を省略する（前記１日経エレクトロニクスヨの記
事にも詳述されている）。

タイミング回路２の動作中には、端子８にビジー信号Ｐ
。

が送出され、前段あるいは後段でのデータの取り込み禁
止等に使用される。

スイッチＳＷ１は出力Ｐ２に信号がある時間だけ、ａｂ
間が導通する。

これにより演算増幅器１３による積分回路は、基準電圧
−Ｅｓを積分する。

この出力電圧Ｅ１はスイッチＳＷ２を介して、コンデン
サＣ３に帯積保持され出力端子１５に出力電圧Ｅ２とし
て現われる。

時間ｔ１の経過後に、スイッチＳＷ１はａＣ間が導通ず
るように切換わり、スイッチＳＷ２は開く。

これにより積分回路はこの電圧Ｅ２を折り返し積分する
。

一定の時間ちを経過すると演算増幅器１３の出力電圧Ｅ
１は零に戻る。

このタイミング回路２、演算増幅器１３による積分回路
、コンデンサＣ３および演算増幅器１４による回路は、
区間平均回路である。

すなわち、積分回路は情報量に対応した長さの時間ｔ１
だけ、一定の基準電圧Ｅｓを積分する。

時間ｔ１の経過後、積分回路の出力電位は時間ｔ□の長
さに比例する。

このときの出力電位を保持回路に保持しておき、続く一
定の時間ちにこの保持された電位を折り返し積分する。

このようにすれば積分回路の出力は、時間（ｔ１＋ｔ２
）の経過後にははじめの値に戻っていることになる。

タイミング回路は、時間（１１＋ｔ２）が１標本化周期
になるように信号を送出すれば、出力は１周期毎にリセ
ットされ、常に２周期より前の情報を含むことがない。

もつとも、保持回路のコンデンサＣ３の容量によっては
、最初の立上り時に出力電圧が安定しないことがある。

第２図（および第３図）のタイミングチャートには、Ｅ
２の電位が次第に安定する様子が、やや誇張して描かれ
ている。

第１図の回路で、タイミング回路２からエンド信号Ｐ３
を送出し、これによりＲＳフリップフロップ９をリセッ
トするよう構成されている一つの理由は、この最初の立
上り時の出力電圧の不安定さを除くためである。

すなわち端子８からビジー信号Ｐ、が送出され、後段の
回路ではビジー信号Ｐ４に信号がある間は、出力端子１
５に現われる出力電圧Ｅ２の取り込みを禁止する。

エンド信号Ｐ３は立上りの不安定さに応じて、２ないし
４周期を経過してから発せられるように、タイミング回
路２の定数を定めておけばよい。

次に第３図の場合で、高精度低速度の場合について述べ
ると、このときは選択切換入力端子６に信号Ｆ２があり
、クロック信号発生回路４が選択される。

同時にスイッチＳＷ３が連動して開きＳＷ４が閉じる。

これにより、クロック信号の周期は長くなり、対応して
積分回路の時定数も大きくなる。

タイミング回路２に入力されるディジタル信号の桁数は
大きくなり、入力端子１に表示される（ｍ＋ｎ）桁が全
て取り込まれることになる。

その他の動作は全て同様である。

出力Ｐ２に送出されるパルス時間幅信号の時間長さを１
７．、折り返し積分に要する一定時間をｔ′２とすれば
、同じくｌ標本化周期が（ｔ’ｔ＋ｔ’２）になるよう
に、タイミング回路が動作する。

ここで、上述のように区間平均回路が基準電圧Ｅｓを積
分した後に、直ちに折り返し積分を行い、ｌ標本化周期
で応答するためには、各定数の間には次の関係が成立す
る。

（ただしんば増幅器１３の利得） すなわち、選択切換されて動作するよう備えられた各回
路は、実質的に区間平均回路としての条件を満足してい
る。

上記例は２個の撰択切換のものを示したが、３個以上の
選択切換を行うように構成すれば、さらにきめ細かい選
択を行うことができる。

この場合にも、各回路が区間平均回路としての条件を満
足していれば、同様に構成することができる。

以上述べたように、本考案のＤＡ変換器によれば、１個
の装置により高速度で低精度のモードと、低速度である
が高精度のモードを、任意に切換えて作り出すことがで
き、安価かつ小形で、適用用途の広い装置が得られる効
果がある。

【図面の簡単な説明】

第１図は本考案実施例の回路構成図。 第２図は上記実施例の動作タイムチャート（低精度高速
度が選択されたとき）。 第３図は上記実施例の動作タイムチャート（高精度低速
度が選択されたとき）。 １・・・・・・ディジタル入力端子、２・・・・・・タ
イミング回路、３，４・・・・・・クロック信号発生回
路、５，６・・・・・・選択切換入力端子、７・・・・
・・スタート入力端子、８・・・・・・ビジー出力端子
、９・・・・・・ＲＳフリップフロップ、１０，１１・
・・・・・アンド回路、１２・・・・・・インバータ、
１３，１４・・・・・・演算増幅器、１５・・・・・・
アナログ出力端子、−Ｅｓ・・・・・・基準電圧、Ｒ・
・・・・・抵抗器、Ｃ１，Ｃ２，Ｃ３・・・・・・コン
デンサ、ＳＷ工〜ＳＷ、・・・・・・スイッチ。

Claims (1)

1. 【実用新案登録請求の範囲】 ディジタル入力端子と、 このディジタル入力端子に与えられたディジタル入力情
   報を並列入力とし、クロック信号を入力し、そのクロッ
   ク信号が所定の数だけ入力する毎に一つの周期が設定さ
   れ、この周期毎にその周期の中で上記ディジタル入力情
   報に対応する時間幅のパルス時間幅信号を送出するタイ
   ミング回路と、 このパルス時間幅信号の持続時間だけ一定の基準電圧を
   積分し、この持続時間の経過直後から上記周期の終了時
   にその出力が起点の電位になるように折り返し積分を行
   う積分回路と を含む区間平均回路によるディジタルアナログ変換器に
   おいて、 上記クロック信号として周波数の異なる複数個のクロッ
   ク信号を入力する複数の入力端子と、この入力端子の一
   つを選択して上記タイミング回路のクロック信号入力に
   与える選択手段と、この選択手段の選択切換に連動して
   上記積分回路の時定数を切換える切換手段と を備え、 上記切換手段および上記選択手段は、その選択手段が選
   択するクロック信号の周波数が高くなるに応じて上記切
   換手段が小さい時定数を選択するように構成された ことを特徴とするディジタルアナログ変換器。