JPS6022431B2 - ダイナミック型シフトレジスタ - Google Patents
ダイナミック型シフトレジスタInfo
- Publication number
- JPS6022431B2 JPS6022431B2 JP52065752A JP6575277A JPS6022431B2 JP S6022431 B2 JPS6022431 B2 JP S6022431B2 JP 52065752 A JP52065752 A JP 52065752A JP 6575277 A JP6575277 A JP 6575277A JP S6022431 B2 JPS6022431 B2 JP S6022431B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- signal
- gate circuit
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002457 bidirectional effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、双方向性機能を有する新規なシフトレジスタ
に関する。
に関する。
例えば、マイクロコンピュータにおいては、プログラム
ルーチンの１ブロック内の情報をサブルーチンに取り込
み、さらにこのサブルーチンの情報を演算ルーチンに取
り込み所定の演算を終了した後に各情報を元の位直に戻
す（演算ルーチンに入っている情報をサブルーチンに戻
し、サブル−チンに入っている情報をプログラムルーチ
ンに戻す）ことが必要である。
ルーチンの１ブロック内の情報をサブルーチンに取り込
み、さらにこのサブルーチンの情報を演算ルーチンに取
り込み所定の演算を終了した後に各情報を元の位直に戻
す（演算ルーチンに入っている情報をサブルーチンに戻
し、サブル−チンに入っている情報をプログラムルーチ
ンに戻す）ことが必要である。
このとき、各ルーチン毎の情報を順次積み重ねておき、
演算終了後最上段にある情報（最後に入れた情報）を先
に出力し、最下段の情報（最初に入れた情報）を最後に
出力するという方式により、上記戻し動作を行うスタツ
カーが用いられている。かかる機能を有するスタツカー
として、先に入れた信号を後から出し、最後に入れた信
号を最初に取り出す機能（以下双方向性機能と称す）を
備えた双方向シフトレジスタを用いることができる。本
発明の１つの目的は、双方向性機能を有する新規なシフ
トレジスタを提供することにある。
演算終了後最上段にある情報（最後に入れた情報）を先
に出力し、最下段の情報（最初に入れた情報）を最後に
出力するという方式により、上記戻し動作を行うスタツ
カーが用いられている。かかる機能を有するスタツカー
として、先に入れた信号を後から出し、最後に入れた信
号を最初に取り出す機能（以下双方向性機能と称す）を
備えた双方向シフトレジスタを用いることができる。本
発明の１つの目的は、双方向性機能を有する新規なシフ
トレジスタを提供することにある。
本発明の他の目的は使用素子数の少ない双方向レジスタ
回路を得ることにある。本発明の他の目的はＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）使用の半導体
集積回路に適する双方向レジスタ回路を得ることにある
。
回路を得ることにある。本発明の他の目的はＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）使用の半導体
集積回路に適する双方向レジスタ回路を得ることにある
。
本発明の他の目的は新規なプッシュダウンレジスタを得
ることにある。本発明の他の目的はシフト機能とともに
情報保持機能を持つ双方向シフトレジス夕を得ることに
ある。
ることにある。本発明の他の目的はシフト機能とともに
情報保持機能を持つ双方向シフトレジス夕を得ることに
ある。
本発明の更に他の目的は以下の説明及び図面から明らか
になるであろう。
になるであろう。
本発明の要旨は、第１と第２の入力端子と、制御端子と
、第１の出力端子とを有し、上記制御端子に供給された
制御信号に従って、上記第１の入力端子に供給されてい
る信号又は上記第２の入力端子に供給されている信号の
うちいずれか一方の信号に応じた出力信号を上記第１の
出力端子に出力する第１と第２のゲート回路と、上記第
１のゲート回路の第１の出力端子と上記第２のゲート回
路の第１の入力端子との間に設けられ、第１のタイミン
グ信号によって、その動作が制御される第１のスイッチ
ング手段と、上記第２のゲート回路の第１の出力端子と
上記第１のゲート回路の第２の入力端子との間に設けら
れ、上記第１のタイミング信号によって、その動作が制
御される第２のスイッチング手段と、第２と第３の出力
端子と、上記第１のゲート回路の第１の出力端子と上記
第２の出力端子との間に設けられ、第２のタイミング信
号によって、その動作が制御される第３のスイッチング
手段と、上記第２のゲート回路の第１の出力端子と上記
第３の出力端子との間に設けられ、第３のタイミング信
号によって、その動作が制御される第４のスイッチング
手段とを有する第１と第２のレジスタとを含み、上記第
１のレジスタにおける第２のゲート回路の第２の入力端
子と上記第２のレジスタの第２の出力端子とが結合され
、上記第２のレジスタにおける第１のゲート回路の第１
の入力端子と上記第１のレジスタの第３の出力端子とが
結合され、上記第１のレジスタにおける第１と第２のゲ
ート回路のそれぞれの制御端子と、上記第２のレジスタ
における第１と第２のゲート回路のそれぞれの制御端子
とに供給される制御信号に従って、第１のレジスタから
第２のレジスタへ、又は第２のレジスタから第１のレジ
スタへ、情報を移す動作、あるいは第１と第２のレジス
タのそれぞれで情報を保持する動作が行なわれることを
特徴とするダイナミック型シフトレジスタにある。
、第１の出力端子とを有し、上記制御端子に供給された
制御信号に従って、上記第１の入力端子に供給されてい
る信号又は上記第２の入力端子に供給されている信号の
うちいずれか一方の信号に応じた出力信号を上記第１の
出力端子に出力する第１と第２のゲート回路と、上記第
１のゲート回路の第１の出力端子と上記第２のゲート回
路の第１の入力端子との間に設けられ、第１のタイミン
グ信号によって、その動作が制御される第１のスイッチ
ング手段と、上記第２のゲート回路の第１の出力端子と
上記第１のゲート回路の第２の入力端子との間に設けら
れ、上記第１のタイミング信号によって、その動作が制
御される第２のスイッチング手段と、第２と第３の出力
端子と、上記第１のゲート回路の第１の出力端子と上記
第２の出力端子との間に設けられ、第２のタイミング信
号によって、その動作が制御される第３のスイッチング
手段と、上記第２のゲート回路の第１の出力端子と上記
第３の出力端子との間に設けられ、第３のタイミング信
号によって、その動作が制御される第４のスイッチング
手段とを有する第１と第２のレジスタとを含み、上記第
１のレジスタにおける第２のゲート回路の第２の入力端
子と上記第２のレジスタの第２の出力端子とが結合され
、上記第２のレジスタにおける第１のゲート回路の第１
の入力端子と上記第１のレジスタの第３の出力端子とが
結合され、上記第１のレジスタにおける第１と第２のゲ
ート回路のそれぞれの制御端子と、上記第２のレジスタ
における第１と第２のゲート回路のそれぞれの制御端子
とに供給される制御信号に従って、第１のレジスタから
第２のレジスタへ、又は第２のレジスタから第１のレジ
スタへ、情報を移す動作、あるいは第１と第２のレジス
タのそれぞれで情報を保持する動作が行なわれることを
特徴とするダイナミック型シフトレジスタにある。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第１図は、本発明のシフトレジスタの一実施例を示す回
路図であり、絶縁ゲート型電界効果トランジスタ（以下
単にＦＥＴと称す）によって構成され、この実施例では
ＦＥＴは全てｐチャンネル型ＦＥＴであり、電源は負電
圧（一Ｖｏｏ）を用いている。
路図であり、絶縁ゲート型電界効果トランジスタ（以下
単にＦＥＴと称す）によって構成され、この実施例では
ＦＥＴは全てｐチャンネル型ＦＥＴであり、電源は負電
圧（一Ｖｏｏ）を用いている。
図中点線で囲まれた部分１及び２はそれぞれ第１及び第
２のゲート回路群である。
２のゲート回路群である。
このゲート回路群１，２は、負荷用ディプレッション型
ＦＥＴＱ，（ＱＬ２）とスイッチング用エンハンスメン
ト型ＦＥＴＱ，，Ｑ２（Ｑ５，Ｑ）からなる第１のＡＮ
Ｄゲート回路と、上記負荷用ＦＥＴＱＬ，（ＱＬ２）と
スイッチングＦＥＴＱ５，Ｑ４（Ｑ７，Ｑ８）からなる
第２のＡＮＤゲート回路及び当該第１，第２のＡＮＤゲ
ート回路の接続点（ＦＥＴＱＬ，，Ｑし２のソ−ス点）
に形成されるＮＯＲゲート回路とから成る。
ＦＥＴＱ，（ＱＬ２）とスイッチング用エンハンスメン
ト型ＦＥＴＱ，，Ｑ２（Ｑ５，Ｑ）からなる第１のＡＮ
Ｄゲート回路と、上記負荷用ＦＥＴＱＬ，（ＱＬ２）と
スイッチングＦＥＴＱ５，Ｑ４（Ｑ７，Ｑ８）からなる
第２のＡＮＤゲート回路及び当該第１，第２のＡＮＤゲ
ート回路の接続点（ＦＥＴＱＬ，，Ｑし２のソ−ス点）
に形成されるＮＯＲゲート回路とから成る。
第１のゲート回路群１の出力は、第１のクロックパルス
？，（この回路に対しては読み込み信号となる）によっ
て駆動されるＦＥＴＱ２を介して第２のゲート回路群，
２のスイッチングＦＥＴＱに印加され、第２のゲ」ト回
路群２の出力は、第１のクロックパルスＪ・によって駆
動されるＦＥＴＱｔ３を介して第１のゲート回路群１の
スイッチングＦＥＴＱに印加される。
？，（この回路に対しては読み込み信号となる）によっ
て駆動されるＦＥＴＱ２を介して第２のゲート回路群，
２のスイッチングＦＥＴＱに印加され、第２のゲ」ト回
路群２の出力は、第１のクロックパルスＪ・によって駆
動されるＦＥＴＱｔ３を介して第１のゲート回路群１の
スイッチングＦＥＴＱに印加される。
また、第１のゲート回路１のスイッチングＦＥＴＱ２に
は第１の制御信号ＰＤ（プッシュダウンの窓）が印加さ
れ、ＦＥＴＱにはィンバータＩＮ，を介して得られる上
記制御信号ＰＤの反転信号が印加される。さらに、第２
のゲート回路群２のスイッチングＦＥＴＱには第２の制
御信号ＰＵ（ポップアップの意）が印加され、ＦＥＴＱ
にはインバータＩＮ２を介して上記信号ＰＵの反転信号
が印加される。そして、第１のゲート回路群１のスイッ
チングＦＥＴＱ，には端子Ａを介して入力信号が印加さ
れ、この第１のゲート回路群の出力点から、第２のクロ
ックパルス０２（読み出し信号）によって駆動されるＦ
ＥＴＱｔ，を介して日端子に出力が取り出される。
は第１の制御信号ＰＤ（プッシュダウンの窓）が印加さ
れ、ＦＥＴＱにはィンバータＩＮ，を介して得られる上
記制御信号ＰＤの反転信号が印加される。さらに、第２
のゲート回路群２のスイッチングＦＥＴＱには第２の制
御信号ＰＵ（ポップアップの意）が印加され、ＦＥＴＱ
にはインバータＩＮ２を介して上記信号ＰＵの反転信号
が印加される。そして、第１のゲート回路群１のスイッ
チングＦＥＴＱ，には端子Ａを介して入力信号が印加さ
れ、この第１のゲート回路群の出力点から、第２のクロ
ックパルス０２（読み出し信号）によって駆動されるＦ
ＥＴＱｔ，を介して日端子に出力が取り出される。
なお、上記実施例は、情報の１ビット分のみを示したが
、実際にこの双方向レジスタを例えばプッシュダウンレ
ジスタとして用いる場合は、同様の構成の回路ブロック
を縦縞接続する（第４図にこの状態を示す）。第２のゲ
ート回絡群２の出力点の情報はクロックバルスぐ２によ
って駆動されるＦＥＴＱ４を介してＦ端子から次段の回
路ブロックのゲート回路群の入力に印放され、スイッチ
ングＦＥＴＱ７にはＧ端子を介して次段の回路ブロック
のゲート回路群の出力が印加されることになる。第２図
は、上記第１図の回路を、論理記号に貫き替えた場合の
回路図を示す。第２図のＡＮＤゲート回路Ｌ，，Ｌ２及
びびＮＯＲゲート回路Ｌ３からなる部分が上記第１図の
第１のゲート回路群１に対応し、ＡＮＤゲート回路Ｌ，
し及びＮＯＲゲート回路Ｌ６からなる部分が上記第１図
の第２のゲート回路群２に対応する。回路の各節点は回
路の接地点との間に図示しないがキャパシターを持って
いる。そのため、トランスフアーＦＥＴＱｕ〜Ｑ一のそ
れぞれの出力節点に転送された情報は、このキャパシタ
ーに保持される。このキャパシターの保持情報はトラン
スファーＦＥＴが次のクロック信号でオンするまで、ほ
ぼ適切なしベルに維持される。以下、第１図，第２図の
回路の動作を第３図に示したタイミングチャートを用い
て説明する。
、実際にこの双方向レジスタを例えばプッシュダウンレ
ジスタとして用いる場合は、同様の構成の回路ブロック
を縦縞接続する（第４図にこの状態を示す）。第２のゲ
ート回絡群２の出力点の情報はクロックバルスぐ２によ
って駆動されるＦＥＴＱ４を介してＦ端子から次段の回
路ブロックのゲート回路群の入力に印放され、スイッチ
ングＦＥＴＱ７にはＧ端子を介して次段の回路ブロック
のゲート回路群の出力が印加されることになる。第２図
は、上記第１図の回路を、論理記号に貫き替えた場合の
回路図を示す。第２図のＡＮＤゲート回路Ｌ，，Ｌ２及
びびＮＯＲゲート回路Ｌ３からなる部分が上記第１図の
第１のゲート回路群１に対応し、ＡＮＤゲート回路Ｌ，
し及びＮＯＲゲート回路Ｌ６からなる部分が上記第１図
の第２のゲート回路群２に対応する。回路の各節点は回
路の接地点との間に図示しないがキャパシターを持って
いる。そのため、トランスフアーＦＥＴＱｕ〜Ｑ一のそ
れぞれの出力節点に転送された情報は、このキャパシタ
ーに保持される。このキャパシターの保持情報はトラン
スファーＦＥＴが次のクロック信号でオンするまで、ほ
ぼ適切なしベルに維持される。以下、第１図，第２図の
回路の動作を第３図に示したタイミングチャートを用い
て説明する。
なお、以下の動作説明では一Ｖ。。レベルを論理値“１
”グランドレベルを論理値“０”とする。クロツクパル
スマ，は読み込み用制御信号として用いられ、この信号
に同期して端子Ａに入力される情報が端子Ｆに転送され
、端子Ｇに入力される情報が端子日に転送される。また
、クロックパルスぐ２は読み出し制御信号として用いら
れ、この信号に同期して出力点日又はＦに情報が取り出
せる。上記のクロツクパルスマ，，？２のクロック幅が
情報の１ビットをシフトするための１ビットタイムとな
る。入力点Ａ，Ｇには、それぞれ第３図Ａ，Ｇに示すよ
うな波形が入力されたとする。ｍ プッシュダウン（情
報を左から右へシフトさせる）動作は次のとおりである
。
”グランドレベルを論理値“０”とする。クロツクパル
スマ，は読み込み用制御信号として用いられ、この信号
に同期して端子Ａに入力される情報が端子Ｆに転送され
、端子Ｇに入力される情報が端子日に転送される。また
、クロックパルスぐ２は読み出し制御信号として用いら
れ、この信号に同期して出力点日又はＦに情報が取り出
せる。上記のクロツクパルスマ，，？２のクロック幅が
情報の１ビットをシフトするための１ビットタイムとな
る。入力点Ａ，Ｇには、それぞれ第３図Ａ，Ｇに示すよ
うな波形が入力されたとする。ｍ プッシュダウン（情
報を左から右へシフトさせる）動作は次のとおりである
。
この動作のための時間は例えば時刻ｔｏないしｔ８の間
に設定され、この時間内にプッシュダウン信号ＰＤが“
１”とされポップアップ信号ＰＵが“０”とされる。
に設定され、この時間内にプッシュダウン信号ＰＤが“
１”とされポップアップ信号ＰＵが“０”とされる。
この時間内でＦＥＴＱ２，Ｑ６はオン状態であり、ＦＥ
ＴＱ，Ｑ８はオフ状態である。
ＴＱ，Ｑ８はオフ状態である。
そのため、入力端子Ａにおける信号は反転して節点Ｂに
転送される。他方、入力端子Ｂにおける信号はＦＥＴＱ
がオフ状態のため、節点Ｄに影響を与えない。時亥Ｕｔ
ｏないしｔ８において第３図Ａに示した入力端子Ａにお
ける信号に対し、節点Ｂには第３図Ｂのように変化する
。節点Ｃにはクロックバルス？，で制御されるトランス
ファーＦＥＴＱｔ２を介して節点Ｂからの信号が与えら
れるので、第３図Ｃのように時刻ｔ，で状態の決まる信
号が現われる。
転送される。他方、入力端子Ｂにおける信号はＦＥＴＱ
がオフ状態のため、節点Ｄに影響を与えない。時亥Ｕｔ
ｏないしｔ８において第３図Ａに示した入力端子Ａにお
ける信号に対し、節点Ｂには第３図Ｂのように変化する
。節点Ｃにはクロックバルス？，で制御されるトランス
ファーＦＥＴＱｔ２を介して節点Ｂからの信号が与えら
れるので、第３図Ｃのように時刻ｔ，で状態の決まる信
号が現われる。
ＦＥＴＱ６の時刻らないしｔ８のオン状態によりＦＥＴ
Ｑ５がィンバータとして働くので、節点Ｃの信号は反転
して節′点Ｄに転送される。ＦＥＴＱ３を介して節点Ｄ
からの信号が転送される節点Ｅの信号は第３図Ｅのよう
に変化する。節点Ｄの信号が、クロックパルスＪ２ で
制御されるトランスファーＦＥＴＱｔ４を介して転送さ
れる結果、出力端Ｆの信号は第３図Ｆのように変化する
。
Ｑ５がィンバータとして働くので、節点Ｃの信号は反転
して節′点Ｄに転送される。ＦＥＴＱ３を介して節点Ｄ
からの信号が転送される節点Ｅの信号は第３図Ｅのよう
に変化する。節点Ｄの信号が、クロックパルスＪ２ で
制御されるトランスファーＦＥＴＱｔ４を介して転送さ
れる結果、出力端Ｆの信号は第３図Ｆのように変化する
。
すなわち、第３図Ａ，Ｆの比較より明らかなように入力
様子Ａの信号は出力端子Ｆに１ビット時間遅れて出力す
る。
様子Ａの信号は出力端子Ｆに１ビット時間遅れて出力す
る。
なお、第３図で節点Ｃ，Ｄ，Ｅの時刻ら以前の状態、出
力端子Ｆのｔ２以前の状態は時刻ｔｏ以前の時刻の回路
のホールド内容による。
力端子Ｆのｔ２以前の状態は時刻ｔｏ以前の時刻の回路
のホールド内容による。
時刻比。
ないしｔ８における出力端子日の信号は入力端子Ａの信
号の反転させたものと等しい。【２１ ホールド（情報
を保持させる）ための動作は次の通りである。この動作
のための時間は例えば時亥肘８ないい，．に設定され、
この時間内にプッシュダウン信号ＰＤ及びポップアップ
信号ＰＵは論理０とされる。この時間内ではＦＥＴＱ２
，Ｑ８がオフ状態、ＦＥＴＱ，Ｑ６がオン状態である。
ＦＥＴＱ２，Ｑのオフ状態により、入力端子Ａ，Ｇにお
ける信号は節′点Ｂ，Ｄに何らの影響も与えなくなる。
号の反転させたものと等しい。【２１ ホールド（情報
を保持させる）ための動作は次の通りである。この動作
のための時間は例えば時亥肘８ないい，．に設定され、
この時間内にプッシュダウン信号ＰＤ及びポップアップ
信号ＰＵは論理０とされる。この時間内ではＦＥＴＱ２
，Ｑ８がオフ状態、ＦＥＴＱ，Ｑ６がオン状態である。
ＦＥＴＱ２，Ｑのオフ状態により、入力端子Ａ，Ｇにお
ける信号は節′点Ｂ，Ｄに何らの影響も与えなくなる。
ＦＥＴＱ，Ｑ６のオン状態により、ＦＥＴＱ３，Ｑ４の
直列回路及びＦＥＴＱ，Ｑの直列回路が能動状態となり
、クロツクパルスＪ，のレベルが１となった時刻に節点
Ｃ、ＦＥＴＱ、節点Ｄ、ＦＥＴＱｔ３、節点Ｅ、ＦＥＴ
Ｑ、節点Ｂ、ＦＥＴＱ。、節点Ｃの正帰還ループが構成
される。信号ＰＤ，ＰＵが共に０の状態では上記正帰還
により節点Ｅ，Ｃのキャパシタ−による保持情報がリフ
レツシュされる。
直列回路及びＦＥＴＱ，Ｑの直列回路が能動状態となり
、クロツクパルスＪ，のレベルが１となった時刻に節点
Ｃ、ＦＥＴＱ、節点Ｄ、ＦＥＴＱｔ３、節点Ｅ、ＦＥＴ
Ｑ、節点Ｂ、ＦＥＴＱ。、節点Ｃの正帰還ループが構成
される。信号ＰＤ，ＰＵが共に０の状態では上記正帰還
により節点Ｅ，Ｃのキャパシタ−による保持情報がリフ
レツシュされる。
時刻らないしｔ，．では、出力端子Ｆ，日における信号
レベルは変化しない。
レベルは変化しない。
‘３’ポップアップ（情報を右から左へシフトする）動
作は次のようにして行なわれる。
作は次のようにして行なわれる。
この動作のための時間は例えば時刻ｔ，．ないしし７の
間に設定され、この時間内にプッシュダウン信号ＰＤは
論理値０とされ、プッシュアップ信号ＰＵは論理値１と
される。
間に設定され、この時間内にプッシュダウン信号ＰＤは
論理値０とされ、プッシュアップ信号ＰＵは論理値１と
される。
この時亥比，．ないし時刻ｔ，７では入力端子Ｇにおけ
る第３図Ｇの信号に対し、出力端子Ｈ‘こは１ビット時
間遅れて第３図日のような信号が出力する。
る第３図Ｇの信号に対し、出力端子Ｈ‘こは１ビット時
間遅れて第３図日のような信号が出力する。
このポップアップ動作は、回路の対称性より、プッシュ
ダウン動作とほぼ同じとなる。
ダウン動作とほぼ同じとなる。
第３図においてポップアップ動作後（期間ｔ，７以後）
は、再びホールド動作とされている。
は、再びホールド動作とされている。
しかしながら、第１図又は第２図のレジスタを複数個直
列接続し、プッシュダウン動作を行なった後、ホールド
動作を行なわせずに直ちにポップアップ動作を行なわせ
る操作を繰り返せば、最後に入れた情報が技初に出力に
取り出され、最初に入れた情報に取り出されるものとな
る。以上の動作説明から明らかなように、本発明のシフ
トレジスタは双方向性機能を有するものとなる。
列接続し、プッシュダウン動作を行なった後、ホールド
動作を行なわせずに直ちにポップアップ動作を行なわせ
る操作を繰り返せば、最後に入れた情報が技初に出力に
取り出され、最初に入れた情報に取り出されるものとな
る。以上の動作説明から明らかなように、本発明のシフ
トレジスタは双方向性機能を有するものとなる。
上記実施例は、１ビットを構成する回路ブロックを示し
たものであるが、第４図に、ｎビット礎成のシフトレジ
スタを示す。
たものであるが、第４図に、ｎビット礎成のシフトレジ
スタを示す。
同図は、回路ブロック３〜６を縦続接続したものであり
、それぞれの回路ブロック内は、上記第２図に示したも
のと同様な構成となっている。特に、回路ブロック３と
４、及びブロック５内に構成される複数個の回路ブロッ
クの礎成は、２個のゲート回路群と、４個のスイッチン
グＦＥＴによって構成される。なお、最終後のブロック
６だけは、１つのゲート回路群（ゲート回路Ｌ．３〜Ｌ
，５）と２つのスイッチングＦＥＴ（Ｑｔｓ，Ｑｔ，ｏ
）及びインバータＩＮ３によって構成されている。これ
は、次段への情報のシフト動作を不要とするため、他の
ブロックよりも簡単な構成で済むものである。特に、ィ
ンバータ川３はホールド動作を行うためのものである。
また、このように複数個の回路ブロックを縦続接続した
場合には、初段の回路ブロック３は、特に入出力制御回
路としての機能を有するものとなる。さらに、出力ｏ山
側に設けられたィンバータＩＮ４は、入力信号ｌｎと同
相の出力信号を得るためのものであり、逆相の出力信号
を得ようとするならば特に設けなくても良い。第５図に
第４図のィンバータＩＮ４に代って使用できるノア回路
を示す。
、それぞれの回路ブロック内は、上記第２図に示したも
のと同様な構成となっている。特に、回路ブロック３と
４、及びブロック５内に構成される複数個の回路ブロッ
クの礎成は、２個のゲート回路群と、４個のスイッチン
グＦＥＴによって構成される。なお、最終後のブロック
６だけは、１つのゲート回路群（ゲート回路Ｌ．３〜Ｌ
，５）と２つのスイッチングＦＥＴ（Ｑｔｓ，Ｑｔ，ｏ
）及びインバータＩＮ３によって構成されている。これ
は、次段への情報のシフト動作を不要とするため、他の
ブロックよりも簡単な構成で済むものである。特に、ィ
ンバータ川３はホールド動作を行うためのものである。
また、このように複数個の回路ブロックを縦続接続した
場合には、初段の回路ブロック３は、特に入出力制御回
路としての機能を有するものとなる。さらに、出力ｏ山
側に設けられたィンバータＩＮ４は、入力信号ｌｎと同
相の出力信号を得るためのものであり、逆相の出力信号
を得ようとするならば特に設けなくても良い。第５図に
第４図のィンバータＩＮ４に代って使用できるノア回路
を示す。
このノア回路はデブレツション負荷ＭＩＳＦＥＴＱＬ３
、ェンハンスメントＭＩＳＦＥＴＱ９，Ｑ，ｏによって
構成されている。ＦＥＴＱのゲートにプッシュダウン信
号ＰＤが加えられるようにされている結果、プッシュダ
ウン動作中において、出力端子℃ｕｔから信号が出力す
るのを防ぐ。本発明は上記実施例のものに限らず、例え
ばＦＥＴはｎチャンネル型ＦＥＴとし、電源を正電源と
してもよいし、論理の取り方はどのようにしてもよい。
、ェンハンスメントＭＩＳＦＥＴＱ９，Ｑ，ｏによって
構成されている。ＦＥＴＱのゲートにプッシュダウン信
号ＰＤが加えられるようにされている結果、プッシュダ
ウン動作中において、出力端子℃ｕｔから信号が出力す
るのを防ぐ。本発明は上記実施例のものに限らず、例え
ばＦＥＴはｎチャンネル型ＦＥＴとし、電源を正電源と
してもよいし、論理の取り方はどのようにしてもよい。
例えば、第１図の回路の説明を負論理で行なったが正論
理で動作するものとしても良い（特に、プッシュダウン
信号ＰＤ、ポップアップ信号ＰＵの組合せは何であって
もよい）。したがって、ゲート回路群を構成するゲート
の組合せはどのようにでも変形できる。また、本発明の
各回路フロツクはＦＥＴに限らず、他の素子を用いて構
成してもよい。本発明は双方向性シフトレジスタとして
広く利用できる。
理で動作するものとしても良い（特に、プッシュダウン
信号ＰＤ、ポップアップ信号ＰＵの組合せは何であって
もよい）。したがって、ゲート回路群を構成するゲート
の組合せはどのようにでも変形できる。また、本発明の
各回路フロツクはＦＥＴに限らず、他の素子を用いて構
成してもよい。本発明は双方向性シフトレジスタとして
広く利用できる。
図面の綿単な説明
第１図は本発明の双方向性シフトレジスタの一実施例の
要部を示す回路図、第２図は上記回路図の論理回路図、
第３図は動作説明のためのタイミングチャート、第４図
は本発明をプッシュレジスタに適用した場合のシフトレ
ジスタの全体回路図、第５図はゲート回路の回路図であ
る。
要部を示す回路図、第２図は上記回路図の論理回路図、
第３図は動作説明のためのタイミングチャート、第４図
は本発明をプッシュレジスタに適用した場合のシフトレ
ジスタの全体回路図、第５図はゲート回路の回路図であ
る。
１，２…ラツチ回路、３〜６…回路ブロック、Ｑ．〜Ｑ
８，Ｑｔ，〜Ｑｔ，。
８，Ｑｔ，〜Ｑｔ，。
，ＱＬ，，ＱＬ２…ＦＥＴ、Ｌ〜Ｌ５・・・ゲート回路
、ｍ，〜ＩＮ４・・・インバータ。弟′図努Ｚ図 第３図 弟子図 努Ｊ図
、ｍ，〜ＩＮ４・・・インバータ。弟′図努Ｚ図 第３図 弟子図 努Ｊ図
Claims (1)
- １ 第１と第２の入力端子と、制御端子と、第１の出力
端子とを有し、上記制御端子に供給された制御信号に従
つて、上記第１の入力端子に供給されている信号又は上
記第２の入力端子に供給されている信号のうちいずれか
一方の信号に応じた出力信号を上記第１の出力端子に出
力する第１と第２のゲート回路と、上記第１のゲート回
路の第１の出力端子と上記第２のゲート回路の第１の入
力端子との間に設けられ、第１のタイミング信号によつ
て、その動作が制御される第１のスイツチング手段と、
上記第２のゲート回路の第１の出力端子と上記第１のゲ
ート回路の第２の入力端子との間に設けられ、上記第１
のタイミング信号によつて、その動作が制御される第２
のスイツチング手段と、第２と第３の出力端子と、上記
第１のゲート回路の第１の出力端子と上記第２の出力端
子との間に設けられ、第２のタイミング信号によつて、
その動作が制御される第３のスイツチング手段と、上記
第２のゲート回路の第１の出力端子と上記第３の出力端
子との間に設けられ、第３のタイミング信号によつて、
その動作が制御される第４のスイツチング手段とを有す
る第１と第２のレジスタとを含み、上記第１のレジスタ
における第２のゲート回路の第２の入力端子と上記第２
のレジスタの第２の出力端子とが結合され、上記第２の
レジスタにおける第１のゲート回路の第１の入力端子と
上記第１のレジスタの第３の出力端子とが結合され、上
記第１のレジスタにおける第１と第２のゲート回路のそ
れぞれの制御端子と、上記第２のレジスタにおける第１
と第２のゲート回路のそれぞれの制御端子とに供給され
る制御信号に従つて、第１のレジスタから第２のレジス
タへ、又は第２のレジスタから第１のレジスタへ、情報
を移す動作、あるいは第１と第２のレジスタのそれぞれ
で情報を保持する動作が行なわれることを特徴とするダ
イナミツク型シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065752A JPS6022431B2 (ja) | 1977-06-06 | 1977-06-06 | ダイナミック型シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065752A JPS6022431B2 (ja) | 1977-06-06 | 1977-06-06 | ダイナミック型シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54835A JPS54835A (en) | 1979-01-06 |
| JPS6022431B2 true JPS6022431B2 (ja) | 1985-06-01 |
Family
ID=13296058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52065752A Expired JPS6022431B2 (ja) | 1977-06-06 | 1977-06-06 | ダイナミック型シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022431B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61266851A (ja) * | 1985-05-21 | 1986-11-26 | Mitsubishi Motors Corp | 差動制限機構付差動装置 |
| JPS6426542U (ja) * | 1987-08-10 | 1989-02-15 | ||
| JPH057212B2 (ja) * | 1984-10-24 | 1993-01-28 | Nippon Denso Co | |
| JPH0536249B2 (ja) * | 1985-10-31 | 1993-05-28 | Nissan Motor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627866A (en) * | 1979-08-17 | 1981-03-18 | Tsurunosuke Ochiai | Riser current generating device |
| JPS5750391A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Two-way shift register |
-
1977
- 1977-06-06 JP JP52065752A patent/JPS6022431B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057212B2 (ja) * | 1984-10-24 | 1993-01-28 | Nippon Denso Co | |
| JPS61266851A (ja) * | 1985-05-21 | 1986-11-26 | Mitsubishi Motors Corp | 差動制限機構付差動装置 |
| JPH0536249B2 (ja) * | 1985-10-31 | 1993-05-28 | Nissan Motor | |
| JPS6426542U (ja) * | 1987-08-10 | 1989-02-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54835A (en) | 1979-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3974366A (en) | Integrated, programmable logic arrangement | |
| JPH0132532B2 (ja) | ||
| US3523284A (en) | Information control system | |
| JPS5916350B2 (ja) | ２進信号用再生回路 | |
| US3679913A (en) | Binary flip-flop employing insulated gate field effect transistors and suitable for cascaded frequency divider operation | |
| US3609391A (en) | Timing pulse generator | |
| GB1122411A (en) | Data storage circuit | |
| US4691302A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
| US3937984A (en) | Shift registers | |
| US4101790A (en) | Shift register with reduced number of components | |
| JPS6022431B2 (ja) | ダイナミック型シフトレジスタ | |
| US3636376A (en) | Logic network with a low-power shift register | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| US4420695A (en) | Synchronous priority circuit | |
| EP0147103B1 (en) | Mos implementation of shift register latch | |
| US3808458A (en) | Dynamic shift register | |
| EP0403836B1 (en) | Shiftregister for producing pulses in sequence | |
| US3654441A (en) | Four-phase high speed counter | |
| JPS61269412A (ja) | Ｄ型ラツチ半導体集積回路 | |
| US3706889A (en) | Multiple-phase logic circuits | |
| US5381378A (en) | Semiconductor memory device | |
| JP2844770B2 (ja) | シフトレジスタ回路 | |
| JPH02246098A (ja) | 半導体回路 | |
| JPS63155822A (ja) | Ｍｏｓ論理回路 | |
| JPS607697A (ja) | 相補型半導体集積回路 |