JPS60217725A - バツフア回路 - Google Patents
バツフア回路Info
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- JPS60217725A JPS60217725A JP59072810A JP7281084A JPS60217725A JP S60217725 A JPS60217725 A JP S60217725A JP 59072810 A JP59072810 A JP 59072810A JP 7281084 A JP7281084 A JP 7281084A JP S60217725 A JPS60217725 A JP S60217725A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、バイポーラトランジスタで構成される論理回
路とＣＭＯ８（相補型絶縁ゲート型電界効果トランジス
タ）で構成される論理回路のイ〉′ターフニース回路に
利用して有効な技術に関するものである。
路とＣＭＯ８（相補型絶縁ゲート型電界効果トランジス
タ）で構成される論理回路のイ〉′ターフニース回路に
利用して有効な技術に関するものである。
ＥＣＬレベル信号を出力できるＭＯＳインターフェース
回路として、１９’８２ ＩＥＥＥ Ｉｎｔｅｒ−ｎａ
ｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒ−ｅｎｃｅ Ｐ２４８〜Ｐ２４９に
載っているように、ＣＭＯＳインバータとエミッタフォ
ロワ回路を組み合わせてＥＣＬレベル信号を得る構成が
知られている。しかしながらこの構成では、出力ローレ
ベルが−２，０ボルトにクランプされてＥＣＬコンパチ
ブルにならない。
回路として、１９’８２ ＩＥＥＥ Ｉｎｔｅｒ−ｎａ
ｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒ−ｅｎｃｅ Ｐ２４８〜Ｐ２４９に
載っているように、ＣＭＯＳインバータとエミッタフォ
ロワ回路を組み合わせてＥＣＬレベル信号を得る構成が
知られている。しかしながらこの構成では、出力ローレ
ベルが−２，０ボルトにクランプされてＥＣＬコンパチ
ブルにならない。
本発明は、この欠点をなくすために考案された。
本発明の目的は、動作速度の高速性を失わすに低消費電
力化を図ったＣＭＯ８論理回路の出力をバイポーラトラ
ンジスタで構成された論理回路に直結可能としたＥＣＬ
入出力バッファ回路を提供することにある。
力化を図ったＣＭＯ８論理回路の出力をバイポーラトラ
ンジスタで構成された論理回路に直結可能としたＥＣＬ
入出力バッファ回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタで構成された論理回
路からの出力を入力とするＣＭＯＳインバータを構成す
るＮチャネルＭＯ８ＦＥＴと負の電源端子間にダイオー
ドを挿入して、上記ＣＭＯＳインバータに流れる貫通電
流をおさえる。
路からの出力を入力とするＣＭＯＳインバータを構成す
るＮチャネルＭＯ８ＦＥＴと負の電源端子間にダイオー
ドを挿入して、上記ＣＭＯＳインバータに流れる貫通電
流をおさえる。
また、ＣＭＯＳインバータを構成するＰチャネルＭＯ８
ＦＥＴと他方の電源端子間にレベルシフト用ダイオード
を設け、このレベルシフトされた信号を次段の差動増幅
回路を構成する差動トランジスタに供給することにより
、上記差動トランジスタの飽和領域での動作を防止する
ものである。
ＦＥＴと他方の電源端子間にレベルシフト用ダイオード
を設け、このレベルシフトされた信号を次段の差動増幅
回路を構成する差動トランジスタに供給することにより
、上記差動トランジスタの飽和領域での動作を防止する
ものである。
〔実施例１〕
同図には、バイポーラトランジスタとＭＯＳＦＥＴとに
よって構成されたスタティック型）ｔＡＭ（ランダム・
アクセス・メモリ）の回路図が示されている。
よって構成されたスタティック型）ｔＡＭ（ランダム・
アクセス・メモリ）の回路図が示されている。
同図において、１点鎖線で囲まれた各回路ブロックは、
周知の半導体集積回路技術によって、１つの半導体基板
、例えばシリコン基板に形成されている。
周知の半導体集積回路技術によって、１つの半導体基板
、例えばシリコン基板に形成されている。
同図において、１工ないし１４は、それぞれメモリセル
であり、互いに同様な構成にされている。
であり、互いに同様な構成にされている。
同図には、代表として、メモリセル１１についてのみ具
体的な回路が示されている。メモリセルはＰチャネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ４２Ｍｅ とＮチャネル型Ｍ
Ｏ８ＦＥＴＭ、、Ｍ７とによって構成されたＣＭＯ８！
フリップフロップと、このフリップフロップの１対の入
出力ノードと、１対の相補データ線Ｄｏ 、Ｄｏ との
間に設けられた伝送ゲートＭ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ ２Ｍ ａ とによって構成されている。メモリセル
内の伝送ゲートＭＯ８ＦＥＴのゲートは、Ｘアドレスデ
コーダ９からの選択信号をメモリセルに伝えるためのワ
ードｍＷ 、に結合されている。
体的な回路が示されている。メモリセルはＰチャネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ４２Ｍｅ とＮチャネル型Ｍ
Ｏ８ＦＥＴＭ、、Ｍ７とによって構成されたＣＭＯ８！
フリップフロップと、このフリップフロップの１対の入
出力ノードと、１対の相補データ線Ｄｏ 、Ｄｏ との
間に設けられた伝送ゲートＭ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ ２Ｍ ａ とによって構成されている。メモリセル
内の伝送ゲートＭＯ８ＦＥＴのゲートは、Ｘアドレスデ
コーダ９からの選択信号をメモリセルに伝えるためのワ
ードｍＷ 、に結合されている。
Ｘアドレスデコーダ９は、後で述べるアドレスバッファ
から出力された内部相補アドレス信号を受けて、複数の
ワーード線から、この内部相補アドレス信号によって指
定されたワード線を選択し、その選択されたワード線に
結合されているメモリセルを選択するような選択信号を
形成する。特に制限されないが、このＸアドレスデコー
ダ９は、複数の単位デコーダによって構成されており、
各単位デコーダのそれぞれは、ＮＡＮＤ（ナンド）回路
によりて構成されている。
から出力された内部相補アドレス信号を受けて、複数の
ワーード線から、この内部相補アドレス信号によって指
定されたワード線を選択し、その選択されたワード線に
結合されているメモリセルを選択するような選択信号を
形成する。特に制限されないが、このＸアドレスデコー
ダ９は、複数の単位デコーダによって構成されており、
各単位デコーダのそれぞれは、ＮＡＮＤ（ナンド）回路
によりて構成されている。
同図において、】０は、Ｙアドレスデコーダであり、後
で述べるアドレスバッファから出力された内部相補アド
レス信号を受けて、複数のデータ線対Ｄ０．Ｄ、、Ｄ、
、Ｄｔのうちから、この内部相補アドレス信号によって
指定されたデータ線対を選択するための選択信号を形成
する。
で述べるアドレスバッファから出力された内部相補アド
レス信号を受けて、複数のデータ線対Ｄ０．Ｄ、、Ｄ、
、Ｄｔのうちから、この内部相補アドレス信号によって
指定されたデータ線対を選択するための選択信号を形成
する。
上記Ｙアドレスデコーダ１（ＨＣよって形成された選択
信号は、カラムスイッチ回路１６に供給される。カラム
スイッチ回路は、選択信号を受けることにより、この選
択信号によって指定されたデータ線対をコモンデータ線
対ＣＤ、ＣＤｌＩＣ結合させる。
信号は、カラムスイッチ回路１６に供給される。カラム
スイッチ回路は、選択信号を受けることにより、この選
択信号によって指定されたデータ線対をコモンデータ線
対ＣＤ、ＣＤｌＩＣ結合させる。
上述したＸ、Ｘアドレスデコーダ９，１０及びカラムス
イッチ１６によって、複数のメモリセル］】〜１４の内
から、所望のメモリセルが選択される◇例えば、メモリ
セ／Ｉ／１１が選択される場合には、Ｘデコーダ９から
、ワード線Ｗ、にノーイレペル（ＧＮＤ）の選択信号が
供給され、ワード線Ｗ、にロウレベル（Ｖ□）の選択信
号が供給される。これにより、メモリセル１１の記憶内
容が相補データ線対Ｄｏ 、 Ｄｏに伝えられ、メモリ
セル１３の記憶内容が相補データ線対り、、Ｄ、に伝え
られる。Ｘアドレスデコーダ１０からは、相補データ線
対Ｄｏ 、Ｄｏを選択するような選択信号が出力される
。これにより、相補データ線対Ｄ０゜Ｄ、が、カラムス
イッチ回路１６を介してコモンデータ線対ＣＤ、ＣＤに
結合される。すなわち、メモリセル１１の記憶内容が、
コモンデータ線対ＣＤ、ＣＤに伝えられる。
イッチ１６によって、複数のメモリセル］】〜１４の内
から、所望のメモリセルが選択される◇例えば、メモリ
セ／Ｉ／１１が選択される場合には、Ｘデコーダ９から
、ワード線Ｗ、にノーイレペル（ＧＮＤ）の選択信号が
供給され、ワード線Ｗ、にロウレベル（Ｖ□）の選択信
号が供給される。これにより、メモリセル１１の記憶内
容が相補データ線対Ｄｏ 、 Ｄｏに伝えられ、メモリ
セル１３の記憶内容が相補データ線対り、、Ｄ、に伝え
られる。Ｘアドレスデコーダ１０からは、相補データ線
対Ｄｏ 、Ｄｏを選択するような選択信号が出力される
。これにより、相補データ線対Ｄ０゜Ｄ、が、カラムス
イッチ回路１６を介してコモンデータ線対ＣＤ、ＣＤに
結合される。すなわち、メモリセル１１の記憶内容が、
コモンデータ線対ＣＤ、ＣＤに伝えられる。
コモンデータ線対ＣＤ、ＣＤに伝えられた記憶情報は、
増１１＠回路１７に供給され、ここで増幅されて次段の
論理回路１８に供給される。なお、上記増幅回路１７は
、内部テップ選択信号Ｃ８によって、その動作が制御さ
れるようにされている。
増１１＠回路１７に供給され、ここで増幅されて次段の
論理回路１８に供給される。なお、上記増幅回路１７は
、内部テップ選択信号Ｃ８によって、その動作が制御さ
れるようにされている。
゛すなわち、このＲＡＭが選択されていないとき、上記
増幅回路１７は、内部チップ選択信号Ｃ８によって非動
作状態にされる。これにより、チップ非選択状態での低
消費電力化を図ることが可能となる。
増幅回路１７は、内部チップ選択信号Ｃ８によって非動
作状態にされる。これにより、チップ非選択状態での低
消費電力化を図ることが可能となる。
上記論理回路１８は、読み出し動作のとき、上記増幅回
路１７からの出力信号を出力バッファ回路１９に伝え、
書き込み動作のとき、上記出力信号を伝えないように働
く。このようにするために、特に制限されないが、この
実施例においては、内部ライトイネーブル信号ＷＥと、
上記出力信号とを受けるＡＮＤ回路によって上記論理回
路１８が構成されている。
路１７からの出力信号を出力バッファ回路１９に伝え、
書き込み動作のとき、上記出力信号を伝えないように働
く。このようにするために、特に制限されないが、この
実施例においては、内部ライトイネーブル信号ＷＥと、
上記出力信号とを受けるＡＮＤ回路によって上記論理回
路１８が構成されている。
なお、上記出力バッファ回路１９の出力は、外部端子を
介して、抵抗Ｒ６の−１の端子に結合されている。この
抵抗Ｒ６の他方の端子は、例えば同図に示されているよ
うに−２，０（Ｖ）の電源端子に結合される。これによ
り、出力信号Ｖ。ＬＩＴのロウレベルは、約−２，０（
Ｖ）に制限されるものである。
介して、抵抗Ｒ６の−１の端子に結合されている。この
抵抗Ｒ６の他方の端子は、例えば同図に示されているよ
うに−２，０（Ｖ）の電源端子に結合される。これによ
り、出力信号Ｖ。ＬＩＴのロウレベルは、約−２，０（
Ｖ）に制限されるものである。
上述した内部チップ選択信号、内部ライトイネーブル信
号などの内部信号は、ライトイネーブル信号ＷＥ、チッ
プ選択信号Ｃ８を受ける内部信号発生回路１５によりて
形ＩＲされる。
号などの内部信号は、ライトイネーブル信号ＷＥ、チッ
プ選択信号Ｃ８を受ける内部信号発生回路１５によりて
形ＩＲされる。
ナオ、メモリセルへ情報を書き込むために使われる回路
は、図面を簡単にするために省略されている。
は、図面を簡単にするために省略されている。
同図において、１，４〜８は、それぞれ本発明が適用さ
れたアドレスバッファ回路であり、外部からのアドレス
信号ＡＸｎ（又はＡＹｎ）を受けて、上述した内部相補
アドレス信号を形成する。これらのアドレスバッファ回
路は、互いに同様な構成にされている。図面を簡単にす
るために、同図には、これらのアドレスバッファ回路の
うち、アドレスバッファ回路１についてのみ詳しい回路
図が示されている。
れたアドレスバッファ回路であり、外部からのアドレス
信号ＡＸｎ（又はＡＹｎ）を受けて、上述した内部相補
アドレス信号を形成する。これらのアドレスバッファ回
路は、互いに同様な構成にされている。図面を簡単にす
るために、同図には、これらのアドレスバッファ回路の
うち、アドレスバッファ回路１についてのみ詳しい回路
図が示されている。
なお、内部相補アドレス信号は、外部からのアドレス信
号Ａｘｎ（ＡＹｎ）と同相の内部アドレス信号ａＸｎ（
ａＹｎ）と、それに対して位相反転された内部アドレス
信号１ｘｎ（□Ｙｎ）とよりなっている。
号Ａｘｎ（ＡＹｎ）と同相の内部アドレス信号ａＸｎ（
ａＹｎ）と、それに対して位相反転された内部アドレス
信号１ｘｎ（□Ｙｎ）とよりなっている。
図面において、１は本発明を適用したバッファ回路であ
る。このバッファ回路Ｊは、バイポーラトランジスタＱ
ＩとダイオードＤ１と定電流回路からなるエミツタ７オ
ロワ回路と、上記エミッタフォロワ回路からの出力が供
給される差動トランジスタＱ、及び基準電圧が供給され
る差動トランジスタＱｓ、上記差動トランジスタＱｔ
−Ｑａの負荷抵抗Ｒ１，Ｒ，及び上記差動トランジスタ
Ｑｘ 、Ｑｓの共通エミッタに接続された定電流回路か
らなる差動増幅回路と、上記差動トランジスタＱ、のペ
ースに基準電圧を供給するための抵抗Ｒｓ ＝ １４
と、上記差動増幅回路の−１の出力信号が供給されるバ
イポーラトランジスタＱＣｓ ダイオードＤ２及び定電
流回路とからなるエミッタフォロワ回路と、このエミツ
タ７オロワ回路からの出力が供給されるＰチャネルＭＯ
８ＦＥＴＭ。
る。このバッファ回路Ｊは、バイポーラトランジスタＱ
ＩとダイオードＤ１と定電流回路からなるエミツタ７オ
ロワ回路と、上記エミッタフォロワ回路からの出力が供
給される差動トランジスタＱ、及び基準電圧が供給され
る差動トランジスタＱｓ、上記差動トランジスタＱｔ
−Ｑａの負荷抵抗Ｒ１，Ｒ，及び上記差動トランジスタ
Ｑｘ 、Ｑｓの共通エミッタに接続された定電流回路か
らなる差動増幅回路と、上記差動トランジスタＱ、のペ
ースに基準電圧を供給するための抵抗Ｒｓ ＝ １４
と、上記差動増幅回路の−１の出力信号が供給されるバ
イポーラトランジスタＱＣｓ ダイオードＤ２及び定電
流回路とからなるエミッタフォロワ回路と、このエミツ
タ７オロワ回路からの出力が供給されるＰチャネルＭＯ
８ＦＥＴＭ。
及びＮチャネルＭＯ８ＦＥＴからなるＣＭＯＳインバー
タと、上記ＣＭＯＳインバータを構成するＮチャネ／Ｉ
／ＭＯ８ＦＥＴＭ、のソースと電源端子ｖ０間忙設けら
れたダイオードＤ３とにより構成される。そして、上記
ＣＭＯＳインバータの出力信号（内部アドレス信号ａｘ
ｎ）は、上述したＸアドレスデコーダ９Ｖｃ供給され金
。また、上記差動増幅回路の他方の出力信号は、上記エ
ミッタフォロワ回路とＣＭＯＳインバータ及びダイオー
ドＤ３とから構成される論理回路２と同様に構成された
論理回路３に供給される。この論理回路３の出力信号（
内部アドレス信号ｉ工ｎ）もＸアドレスデコーダ９に供
給される。アドレスバッファ回路４及び５の出力信号（
内部相補アドレス信号）はＸアドレスデコーダ９に供給
され、アドレスバッファ回路６，７及び８の出力信号（
内部相補アドレス信号）はＹアドレスデコーダ１ｏに供
給される。
タと、上記ＣＭＯＳインバータを構成するＮチャネ／Ｉ
／ＭＯ８ＦＥＴＭ、のソースと電源端子ｖ０間忙設けら
れたダイオードＤ３とにより構成される。そして、上記
ＣＭＯＳインバータの出力信号（内部アドレス信号ａｘ
ｎ）は、上述したＸアドレスデコーダ９Ｖｃ供給され金
。また、上記差動増幅回路の他方の出力信号は、上記エ
ミッタフォロワ回路とＣＭＯＳインバータ及びダイオー
ドＤ３とから構成される論理回路２と同様に構成された
論理回路３に供給される。この論理回路３の出力信号（
内部アドレス信号ｉ工ｎ）もＸアドレスデコーダ９に供
給される。アドレスバッファ回路４及び５の出力信号（
内部相補アドレス信号）はＸアドレスデコーダ９に供給
され、アドレスバッファ回路６，７及び８の出力信号（
内部相補アドレス信号）はＹアドレスデコーダ１ｏに供
給される。
バイポーラトランジスタで構成された論理回路によって
、ノードＡの電位がＣＭＯ８人カレベルに不十分な場合
、ＣＭＯＳインバータを構成するＭＯ８ＦＥＴＭ、及び
Ｍ、が両方ともオン状態となり、上記ＭＯ８ＦＥＴＭ１
及びＭ２に貫通電流が流れる。これを少なくするために
、ＭＯ８ＦＥＴＭ、のソースと電源端子■ＥＥとの間に
ダイオードが挿入されている。これにより上記ＭＯ８Ｆ
ＥＴＭ、のソース電位が上げられるため、ＭＯ８ＦＥＴ
Ｍ、がオフ状態にされ、貫通電流がカットされる。その
結果として、消費電力を小さくすることができる。
、ノードＡの電位がＣＭＯ８人カレベルに不十分な場合
、ＣＭＯＳインバータを構成するＭＯ８ＦＥＴＭ、及び
Ｍ、が両方ともオン状態となり、上記ＭＯ８ＦＥＴＭ１
及びＭ２に貫通電流が流れる。これを少なくするために
、ＭＯ８ＦＥＴＭ、のソースと電源端子■ＥＥとの間に
ダイオードが挿入されている。これにより上記ＭＯ８Ｆ
ＥＴＭ、のソース電位が上げられるため、ＭＯ８ＦＥＴ
Ｍ、がオフ状態にされ、貫通電流がカットされる。その
結果として、消費電力を小さくすることができる。
〔実施例２〕
図面において、１９は、本発明が適用された出力バッフ
ァ回路である。
ァ回路である。
この出力バッフ丁回路１９は、ＣＭＯＳインバータを構
成するＭＯ８ＦＥＴＭ＋ｓｔ Ｍ＋ａ及びレベルシフト
ダイオードＤ４ と、ＭＯ８ＦＥＴＭ＋７゜Ｍ＋ａ及び
レベルシフトダイオードＤ、と、上記ＣＭＯＳインバー
タの出力が供給される差動増幅回路を構成する差動トラ
ンジスタＱ、５ 、Ｑａ と抵抗Ｒ６及び定電流回路と
、上記差動トランジスタの出力が供給されるバイポーラ
トランジスタＱ７とかう構成される。レベルシフトダイ
オードＤ４及びＤ５は一端が電源端子ＧＮＤに接続され
、他端はＣＭＯＳインバータを構成するＰチャネルｆｆ
ｉＭＯ８ＦＥＴＭ＋５及びＭ、□のソースに接続されて
いる。ＣＭＯＳインバータは２段構成になっており、こ
のＣＭＯＳインバータ２段を介した信号は、次段の差動
増幅回路を構成する差動トランジスタＱ。
成するＭＯ８ＦＥＴＭ＋ｓｔ Ｍ＋ａ及びレベルシフト
ダイオードＤ４ と、ＭＯ８ＦＥＴＭ＋７゜Ｍ＋ａ及び
レベルシフトダイオードＤ、と、上記ＣＭＯＳインバー
タの出力が供給される差動増幅回路を構成する差動トラ
ンジスタＱ、５ 、Ｑａ と抵抗Ｒ６及び定電流回路と
、上記差動トランジスタの出力が供給されるバイポーラ
トランジスタＱ７とかう構成される。レベルシフトダイ
オードＤ４及びＤ５は一端が電源端子ＧＮＤに接続され
、他端はＣＭＯＳインバータを構成するＰチャネルｆｆ
ｉＭＯ８ＦＥＴＭ＋５及びＭ、□のソースに接続されて
いる。ＣＭＯＳインバータは２段構成になっており、こ
のＣＭＯＳインバータ２段を介した信号は、次段の差動
増幅回路を構成する差動トランジスタＱ。
のベースに供給される。またＣＭＯＳインバータ１段を
介した信号は差動トランジスタＱ６のベースに供給され
る。そして上記差動増幅回路の出力信号は、オーブンコ
レクタの出力バイポーラトランジスタＱフを介して出力
端子り。、Ｔから出される。
介した信号は差動トランジスタＱ６のベースに供給され
る。そして上記差動増幅回路の出力信号は、オーブンコ
レクタの出力バイポーラトランジスタＱフを介して出力
端子り。、Ｔから出される。
本実施例においては、論理回路】８が、ＣＭＯ８論理回
路によって構成される。従って、出カッくッファ回路Ｉ
９にはＣＭＯ８論理回路１８により形成されたハイレベ
ル又はロウレベルの信号が供給される。
路によって構成される。従って、出カッくッファ回路Ｉ
９にはＣＭＯ８論理回路１８により形成されたハイレベ
ル又はロウレベルの信号が供給される。
今、上記ＣＭＯ８論理回路１８の出力信号かノ・イレペ
ル（ＧＮＤｔ位）であった場合、ＣＭＯＳインバータを
構成するＮチャネル型ＭＯ８ＦＥＴＭ １ａがオン状態
にされ、ノードＢの信号ノベルは、ロウレベル■Ｅ＋、
、となり、２段目のＣＭＯＳインノく一タに供給される
。これにより、２段目のＣＭＯＳインバータを構成する
Ｐチャネル型ＭＯ８ＦＥＴ Ｍ Ｉ ７がオン状態にさ
れ、ノードＣの信号レベルはハイレベルとなり次段の差
動増幅回路を構成する差動トランジスタＱ、のベースに
供給される。
ル（ＧＮＤｔ位）であった場合、ＣＭＯＳインバータを
構成するＮチャネル型ＭＯ８ＦＥＴＭ １ａがオン状態
にされ、ノードＢの信号ノベルは、ロウレベル■Ｅ＋、
、となり、２段目のＣＭＯＳインノく一タに供給される
。これにより、２段目のＣＭＯＳインバータを構成する
Ｐチャネル型ＭＯ８ＦＥＴ Ｍ Ｉ ７がオン状態にさ
れ、ノードＣの信号レベルはハイレベルとなり次段の差
動増幅回路を構成する差動トランジスタＱ、のベースに
供給される。
上記差動トランジスタＱ、のベースに供給されるハイレ
ベルは、前段のＣＭＯＳイン／＜−夕を構成するＰチャ
ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １？のソースと電源
端子Ｇ Ｎ Ｄとの間に設けられたレベルシフトタイオ
ードＤ、によるレベルシフト量だけ、上記電源端子ＧＮ
Ｄの電位よりレベルシフトされた電位となる。したがっ
て、差動トランジスタＱ、のベースに供給される電位は
、そのコレクタに供給される電位よりも、上記レベルシ
フト量だけシフトした電位となるため、上記差動トラン
ジスタＱ。
ベルは、前段のＣＭＯＳイン／＜−夕を構成するＰチャ
ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １？のソースと電源
端子Ｇ Ｎ Ｄとの間に設けられたレベルシフトタイオ
ードＤ、によるレベルシフト量だけ、上記電源端子ＧＮ
Ｄの電位よりレベルシフトされた電位となる。したがっ
て、差動トランジスタＱ、のベースに供給される電位は
、そのコレクタに供給される電位よりも、上記レベルシ
フト量だけシフトした電位となるため、上記差動トラン
ジスタＱ。
は非飽和領域で動作することになる。上記差動トランジ
スタＱ６のベースに供給されるハイレベルの電位も、上
述したことと同様な理由により、そのコレクタの電位よ
りも低くなる。このため、差動トランジスタＱ６も非飽
和領域で動作することになる。この結果として、出力バ
ッファ回路の高速動作化を図ることができる。
スタＱ６のベースに供給されるハイレベルの電位も、上
述したことと同様な理由により、そのコレクタの電位よ
りも低くなる。このため、差動トランジスタＱ６も非飽
和領域で動作することになる。この結果として、出力バ
ッファ回路の高速動作化を図ることができる。
〔実施例３〕
図示しないが、実施例２０回路でＰチャネル型ＭＯＳ
Ｆ Ｅ ＴＭ＋ｓ （Ｍｌ？ ）のソースと電源端子Ｇ
ＮＤとの間に設けられたレベルシフト用ダイオードＤ４
及びり、が、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｉ！ｌ（
Ｍ＋？）のドレインと、出力端子Ｂ（Ｑとの間に設けて
構成しても良い。この場合も実施例２と同様にハイレベ
ルがレベルシフトされて次段のバイポーラトランジスタ
で構成された差動トランジスタＱ、（又はＱ、）に供給
されるため、上記差動トランジスタＱｓ（又はＱ、）の
飽和領域での動作が防止でき実施例２と同様の効果を得
ることができる。
Ｆ Ｅ ＴＭ＋ｓ （Ｍｌ？ ）のソースと電源端子Ｇ
ＮＤとの間に設けられたレベルシフト用ダイオードＤ４
及びり、が、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｉ！ｌ（
Ｍ＋？）のドレインと、出力端子Ｂ（Ｑとの間に設けて
構成しても良い。この場合も実施例２と同様にハイレベ
ルがレベルシフトされて次段のバイポーラトランジスタ
で構成された差動トランジスタＱ、（又はＱ、）に供給
されるため、上記差動トランジスタＱｓ（又はＱ、）の
飽和領域での動作が防止でき実施例２と同様の効果を得
ることができる。
（１）、バイポーラトランジスタで構成された論理回路
の信号をＭＯＳＦＥＴによって構成された ＭＯ８論理
回路に供給する場合、ＣＭＯＳインノ−タを構成するＭ
Ｏ８ＦＥＴＭ、のソースと電源端子Ｖオとの間にダイオ
ードＤ、を挿入することより、上記ＭＯ８ＦＥＴＭ２の
ソース電位を上昇させることができるので、ＣＭＯＳイ
ンバータに流れる貫通電流を少なくすることができるた
め、低消費電力化を図ることができるという効果が得ら
れる。
の信号をＭＯＳＦＥＴによって構成された ＭＯ８論理
回路に供給する場合、ＣＭＯＳインノ−タを構成するＭ
Ｏ８ＦＥＴＭ、のソースと電源端子Ｖオとの間にダイオ
ードＤ、を挿入することより、上記ＭＯ８ＦＥＴＭ２の
ソース電位を上昇させることができるので、ＣＭＯＳイ
ンバータに流れる貫通電流を少なくすることができるた
め、低消費電力化を図ることができるという効果が得ら
れる。
（２）、ＣＭＯ８論理回路としてのＣＭＯＳインバータ
を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｍ １ａのソースと
電源端子ＧＮＤ間またはドレイン側にレベルシフト用ダ
イオードＤを挿入することにより、ハイレベルがレベル
シフトされて出力されるため、次段の差動増幅回路を構
成する差動トランジスタＱ、が非飽和領域で動作するよ
うになり、動作速度の高速化が図れるという効果が得ら
れる。
を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｍ １ａのソースと
電源端子ＧＮＤ間またはドレイン側にレベルシフト用ダ
イオードＤを挿入することにより、ハイレベルがレベル
シフトされて出力されるため、次段の差動増幅回路を構
成する差動トランジスタＱ、が非飽和領域で動作するよ
うになり、動作速度の高速化が図れるという効果が得ら
れる。
（３）、上記（１）により、ＲＡＭの低消費電力化が図
れるという効果が得られる。
れるという効果が得られる。
（４）、上記（２）により、ＲＡＭの高速動作化が図れ
るという効果が得られる。
るという効果が得られる。
（５）、上記（３）と（４）の相乗効果により、低消費
電力で高速動作化を図ったＲ Ａ Ｍを得ることが可能
となる。
電力で高速動作化を図ったＲ Ａ Ｍを得ることが可能
となる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＣＭＯＳイ
ンバータを構成するＭＯ８ＦＥＴＭ、のソースと電源端
子ｖ０つ間に設けられているダイオードＤ、はダイオー
ドに限定されるものではなく抵抗素子ならば艮い。また
レベルシフト用ダイオードは２段接続にしても艮い。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＣＭＯＳイ
ンバータを構成するＭＯ８ＦＥＴＭ、のソースと電源端
子ｖ０つ間に設けられているダイオードＤ、はダイオー
ドに限定されるものではなく抵抗素子ならば艮い。また
レベルシフト用ダイオードは２段接続にしても艮い。
本発明は、たとえばバイポーラトランジスタで構成され
る論理回路とＭＯＳＦＥＴで構成される論理回路のイン
ターフェース回路としての入出力バッファ回路等に適用
して広くオリ用できる。
る論理回路とＭＯＳＦＥＴで構成される論理回路のイン
ターフェース回路としての入出力バッファ回路等に適用
して広くオリ用できる。
図面は、本発明の実施例を示す半導体記憶回路である。
Claims (1)
- １、 バイポーラトランジスタで構成された論理回路か
らの出力を入力とする相補型ＭＯ８論理回路を構成する
Ｎチャンネル型ＭＯ８ＦＥＴのソースと負の電源端子間
に抵抗素子を設けてなることを特徴とするバッファ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072810A JPS60217725A (ja) | 1984-04-13 | 1984-04-13 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072810A JPS60217725A (ja) | 1984-04-13 | 1984-04-13 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217725A true JPS60217725A (ja) | 1985-10-31 |
Family
ID=13500127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072810A Pending JPS60217725A (ja) | 1984-04-13 | 1984-04-13 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217725A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
| JPS6484493A (en) * | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| US4858191A (en) * | 1986-12-12 | 1989-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US5359553A (en) * | 1989-05-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Low power ECL/MOS level converting circuit and memory device and method of converting a signal level |
-
1984
- 1984-04-13 JP JP59072810A patent/JPS60217725A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858191A (en) * | 1986-12-12 | 1989-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
| JPS6484493A (en) * | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| US5359553A (en) * | 1989-05-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Low power ECL/MOS level converting circuit and memory device and method of converting a signal level |
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