JPS60214069A - 処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主プロセツサと高速プロセッサが命令セットの
うち各々選択されたサブセットを実行するようなコンピ
ュータシステムに関する。

〔従来技術〕

従来技術においては、多重プロセッサコンピュータシス
テムのタイプは少な（とも２つある。それＵ、（ａ）　
コンピュータシステムのプロセッサ部分の信頼性を高め
る目的で、少なくとも２つのプロセッサの各々が１つの
プログラムの全ての命令を実行するタイプと、（ｂ）少
なくとも２つのプロセッサの各々が異なるプログラムを
実行する（すなわち異なるタスクまたは機能を遂行する
）タイプである。

〔発明が解決しようとする問題点〕

コンピュータシステムの性能は、少な、くとも、そのシ
ステム内のプロセッサが命令セラトラ実行する速度に依
存する。一般に、命令セットは逐次的に実行され、その
命令の各々は一定の速度で実行される。命令セットの中
にはハードウェアで容易に実現できるものあり、そのよ
うな命令は簡単な命令として分類することができる。そ
の他の命令はハードウェアで実現することは困＆ｆＬで
あり、そのような命令は複雑な命令として分類すること
ができる。簡単な命令は複雑な命令よりも頻繁に実行さ
れる。ところが簡単な命令は複雑な命令よりも頻繁に実
行されるという事実があるにもかかわらず、命令セット
の命令（簡単な命令を含む）は、通常、逐次的に一定の
速度で実行される。コンピュータシステムの性能は命令
セットの各命令の逐次的な実行に要する時間に依存する
ので、より簡単な命令を他の複雑な命令と同じく逐次的
に一定の速度で実行するというのはコンピユークンステ
ムの性能上、問題がある。

したがって本発明の目的はそのようなコンピュータシス
テムの性能をさらに向上させることにある。

〔問題点を解決するだめの手段〕

本発明に基づく多重プロセッサシステムは前記２つのタ
イプ（ａ）および（ｂ）とは異なる第６のタイプである
。

要約すれば、第３のタイプＶｉ２つのプロセッサが１つ
のプログラムを実行するのであるが、各プロセッサは命
令の異なるサブセットをそれぞれ実行するというもので
ある。

したがって本発明に基づく処理システムは、命令セット
のうち”簡単“でしかも”より頻繁に実行される°”命
令のザブセットを高速に実行する部分と、このサブセッ
ト以外の命令を実行する部分と、を有することを特徴と
している。

このような構成によれば従来に比べより効率良くプログ
ラムを実行することができるようになる。

〔実施例〕

第１図に示すデータ処理システム１０はメモリ１０Ａ、
主プロセツサ１０Ｂ１制御記憶装置１０Ｃを含む。主プ
ロセツサ１０Ｂはライン１０Ｅ１１０Ｆ１および１０Ｇ
を介してメモ１，１１０　Ａに接続される。制御記憶装
置ｉｏｃは主プロセツサ１０Ｂに接続されたＲＯＭであ
る。メモ’Ｊ　１０　Ａは主記憶装置１０ＡＩとこれに
接続されたキャノシユサブンステム１０Ａ２Ｙ含む。ラ
イン１０　Ｅはキャッシュサブシステム１０Ａ２と主プ
ロセツサ１０Ｂとを相互接続し、データ転送用に用いら
れる。ライン１０Ｆおよびライン１０Ｇは命令転送用に
用いられる。主プロセツサ１０Ｂは入出力用のラインＩ
ＯＤを介して様々な周辺装置に接続される。

本発明に従って、高速プロセッサ１２がライン１０Ｆお
よび１［］Ｇを介してメモリＩＯＡと主プロセツサ１０
Ｂとの間に接続される。高速プロセッサ１２はメモリＩ
ＯＡから命令を受り取る。高速プロセッサ１２が受け取
る命令の中には、他に比べてより頻繁に実行される命令
もある。高速プロセッサ１２は受け取った命令がｉより
頻繁に実行されるＩという部類（以下、“実行頻度大”
　という）に入っているかどうかを判断する。受は取っ
た命令がその部類に人っているときは、主プロセツサＩ
ＤＢにその命令の実行を禁止し、高速プロセッサ１２が
それを実行する。逆の場合、すなわち、受は取った命令
が′□実行頻度大・・という部類に入っていないときは
、高速プロセッサ１２は主プロセツサ１０Ｂにそのこと
を通知する。その結果、主プロセツサ１０Ｂはその命令
の実行を許可される。この場合、高速プロセッサ１２の
オペレーションは延期される。高速プロセッサ１２は、
”実行頻匹大”という部類に入っている一定の選択され
た命令を実行するよう設計されており、高速プロセッサ
１２によってそうした命令が実行されるときの速度ｉｄ
、主プロセツサＩＯＢによって他の残りの命令が実行さ
れるときの速度に比べて非常に太きい。したがって高速
プロセッサを利用する本発明に基づくコンピュータシス
テムは、高速プロセッサを用いない従来のコンピュータ
システムに比べてその性能が高い。

第２図を参照して高速プロセッサ１２について説明する
。高速プロセッサ１２は実行すべき命令を一時的に記憶
するだめの、メモ’Ｊ　１０　Ａに接続された命令バッ
ファ１２ａ’（ｒ含む。命令レジスタ１２ｂは命令バッ
ファ１２ａに接続され実行に備えてそこから命令を受り
′取る。命令レジスタ１２ｂの出力は命令を主プロセツ
サＩＯＢに転送するためにそこに接続される。命令が高
速プロセッサ１２で実行できないという事象の場合に主
プロセツサＩＯＢがその命令を実行する。命令レジスタ
１２ｂの実行される命令をデコードするために、命令レ
ジスタ１２ｂの出力は、命令デコーダおよび制御回路を
含む命令処理部１２ｃにも接続される。主プロセツサＩ
ＤＢが現命令を実行するために汎用レジスタ群１２ｄか
も１以上のオペランドを検索したいという事象の場合に
、汎用レジスタ１２ｄ内の場所に関連するアドレス情報
を供給できるよう、主プロセツサ１０Ｂは命令処理部１
２Ｃに接続される。命令処理部１２ｃは制御ライン１２
ｔを介して主プロセツサ１０Ｂに接続される。

制御ライン１２ｔは主プロセツサ１０　Ｂに命令を実行
するか否かを通知するための信号ラインである。制御ラ
イン１２ｔがハイレベル（２進値１）のときは、主プロ
セツサ１０Ｂは命令を実行する。

制御ライン１２ｔがローレベル（２進値Ｏ）のときは、
主プロセツサ１０Ｂは命令を実行することはできない。

主プロセツサ１０Ｂが命令を実行できないときは高速プ
ロセッサ１２がその命令を実行する。

命令処理部’１２ｃはライン１２ｅを介して汎用レジス
タ群１２ｄに接続される。汎用レジスタ群ｊ２ｄはＡレ
ジスタ１２ｇおよびＢレジスタ１２ｈを介してＡＬＵ　
１２ｆに接続される。Ａレジスタ１２ｇの出力は命令処
理部１２ｃの入力に接続される。主プロセツサ１０Ｂが
命令ヲ英行中であるという事象の場合に、汎用レジスタ
群１２ｄに記憶されているデータ（たとえばオペランド
）を主プロセツサ１０Ｂに転送できるよう、Ａレジスタ
１２．ｇの出力は主プロセツサ１１１Ｈの入力にも接続
される。命令レジスタ１２ｂは変位レジスタ１２Ｓに変
位値を記憶するために変位レジスフ１２Ｓにも接続され
る。変位レジスタ１２Ｓの出力はライン１２Ｍを介して
ＡＬＵ１２ｆに接続される。ＡＬＵ１２ｆの出力はＤレ
ジスタ１２１０入力に接続される。命令処理部１２ｃの
出力はＤし９スタ１２ｉの入力に接続される。Ｄレジス
タ１２１の出力はＡレジスタ１２ｇ、Ｂレジスタ１２ｈ
１汎用レジスタ群１２ｄ１およびメモリ１０Ａの入力に
接゛続される。

メモリ１０　Ａはデータレジスタ１２ｊの入力に接続さ
れる。Ｄレジスタ１２ｊの出力はデータレジスタ１２ｊ
の別の入力にも接続される。Ａレジスタ１２ｇに接続さ
れた、汎用レジスフ群１２ｄの出力はライン１２Ｑを介
してデータレジスタ１２Ｊの別の入力に接続される。Ｂ
レジスタ１２ｈに接続された、汎用レジスタ群１２ｄの
出力はライン１２Ｒを介してデータレジスタ１２ｊの別
の入力に接続される。データレジスタ１２ｊの出力はバ
イトシフタ１２Ｋに接続される。バイトシフタ１２には
、データバイトの最初のビラトラそのデータのバイトの
正しい最初のビット位置に適切に境界合わせするために
入力データを一定量だけシフトするものである。バイト
シフタ１２にはＢレジスタ１２ｈの入力、ＯＲゲート１
２１３の入力、オヨヒメモリ１［ＩＡに接続される。Ａ
レジスタ１２ｇに接続された、汎用レジスタ群１２ｄの
出力ばＯＲゲート１２！のもう一方の入力に接続される
。

ｏＲゲー）１２Ａの出力は命令レジスタ１２ｂのもう一
方の入力に接続される。

第３図を参照して命令デコーダおよび制御回路を含む命
令処理部１２ｃについて説明する。命令処理部１２ｃは
命令レジスタ１２ｂに接続されるオペコード処理部１２
　ｃ　、１を含む。オペコード処理部１２ｃ１は命令（
たとえばＥＸＥＣＵＴＥ命令）のタイプを判断するため
に、命令レジスタ１２ｂに入っている命令のオペコード
をデコードする。オペコード処理部１２ｃ１は主プロセ
ツサ１０Ｂに接続される。オペコード処理部１２ｃＩが
命令のオペコードから、その命令がａ実行頻度大・とい
う部類に入ると判断したときは、制御ライン１２ｔを介
してローレベルの信号を発生する。このローレベル信号
に応答して主プロセツサ１１］Ｂはその命令の実行を禁
止される。この場合、は高速プロセッサ１２がその命令
を実行する。命令処理部１２ｃ１が命令のオペコードか
ら、その命令が”実行頻度太′という部類に入らないと
判断したときは、制御ライン１２ｔを介してノ・インベ
ルの信号を発生する。主プロセツサ１０Ｂはこのノ・イ
レベル信号に応答してその命令を実行し、高速プロセッ
サ１２は自身のオペレーションを延ル１する。

命令処理部１２ｃは命令レジスタ１２ｂに接続すしたＧ
ＰＲ（汎用レジスタ）−Ａアドレス制御部１２Ｃ２およ
びＧＰＲ−Ｂアドレス制御部１２ｃ３を含む。これらの
アドレス制御部は命令レジスタ１２ｂに記憶された命令
からアドレス情報を受け取って記憶する。ＧＰＲ−Ａア
ドレス制御部１２ｃ２およびＧＰＲ−Ｂアドレス制御部
１２ｃ６からの雨量カラインを合わぜてライン１２ｅを
構成する。ライン１２ｅは汎用レジスタ群１２ｄに接続
される。命令レジスタ１２ｂはＧＰＩ’ｔアドレス比較
部１２ｃ４に接続される。Ｇ　Ｐ　Ｒ−Ａアドレス制御
部１２ｃ２の出力はＧＰＲアドレス比較部１２ｃ４にも
接続される。ＧＰＲアドレス比較部１２ｃ４は入力され
たアドレス（Ｇ　ｌ）　Ｒ−Ａアドレス制御部１２ｃ２
に送られそこで記憶されるアドレス）と、ＧＰＲ−Ａア
ドレス制御部１２ｃ２の発生するアドレスとを比較し、
この比較が一致したときは、次の命令の実行を延期する
。ＧＰＲアドレス比較部１２ｃ４がＡＬＵ１２ｆからの
結果をＢレジスタ１２ｈに戻してその結果をさらに処理
できるようにしてもよい。前述のように２つの逐次的な
命令を時間的に重なるように実行するという観点から、
実行すべき次の命令からの入力アドレスと、実行中の現
命令に関連する、ＧＰＲ−Ａアドレス制御部１２ｃ２の
発生するアドレスと、が等しいときは、ＧＰＲアドレス
比較部１２ｃ４は並列処理減勢信号を発生する。並列処
理減勢信号は、（ａ）　命令処理部１２ｃのライン１２
ｅを介する汎用レジスタ群１２ｄのアドレス指定を禁止
し、（ｂ）Ａレジ２２１２ｇおよびＢレジスタ１２ｈを
減勢し、（Ｃ）オペコード制御部１２ｃ１による次命令
の事前デコードを禁止する。こうして、汎用レジスタ群
１２ｄから事前に取り出されたオペランドに関するオペ
レーションの処理をＡＬＵ　１２　ｆが遂行しながら、
並列処理減勢信号が汎用レジスフ群１２ｄからの次命令
に関連するオペランドの取出しを禁止する。

ＧＰＲ−Ａアドレス制御部１２Ｃ２の出力は命令再試行
バッファ１２Ｃ５の一方の入力に接続される。Ａレジ２
２１２ｇの出力は命令再試行ノくツファ１２ｃ５のもう
一方の入力に接続される。命令再試行バッファ１２Ｃ５
の出力ばＤレジスタ１２１の入力に接続される。実行さ
れる命令が２つのオペランドのオペレーションを指示す
るときは、その命令の実行前に２つのオペランドの５ら
の１つが命令再試行バッファ１２Ｃ５に記憶される。

マシンチェックが生じたときは、命令再試行バッファ１
２ｃ５は命令の再実行に備えて１つのオペランドを有す
る。そのオペランドは命令の実行前に命令再試行バッフ
ァ１２Ｃ５に記憶されねばならブよい。これについては
後で説明する。もう一方のオペランドは命令を実行して
も壊れないので、事前に記憶する必要はない。

第４図について説明する。第４図は汎用レジスタ群１２
ｄの詳細を示す図である。汎用レジスフ群１２ｄは汎用
レジスタＡグループ１２ｄｌ（ＧＰＲ−Ａ）および汎用
し２ンスタＢグループ１２ｄ２（ＧＰＲ−Ｂ）を含む。

ＧＰＲ−Ｂの内容はＧＰＲ−Ａの内容のコピーである。

Ｄレジスタ１２／ｌの出力はＧＰＲ−ＡおよびＧＰＲ−
Ｂにそれぞれ接続される。Ｇ　ｌ）　Ｒ−Ａアドレス制
御部１２Ｃ２はライン１２ｅを介してＧＰＲ−Ａに接続
される。ＧＰＲ−Ｂアドレス制御部１２ｃ３はライン１
２ｅを介してＧＰＲ−Ｂに接続される。ＧＰＲ−Ａアド
レス制御部１２ｃ２およびＧＰＲ−Ｂアドレス制御部１
２ｃろはＧＰＲ−ＡおよびＧＰＲ−Ｂ内の場所をそれぞ
れアドレス指定するだめのアドレスレジスタである。Ｇ
ＰＲ−ＡはＡレジ２２１２ｇの入力に接続される。ＧＰ
Ｒ−ＢばＢレジスタ１２ｈの入力に接続される。ＧＰＲ
−ＡおよびＧＰＲ−Ｂからの各出力はデータレジスタ１
２ｊの入力にそれぞれ接続される。

下記に示す表１ば「簡単口かつ番・実行頻度大鍔なる命
令と、″′複雑材かつ・実行頻度小・なる命令の例を示
すものである。

表１ 表１は６つの欄を有する。第１欄（Ａ）は命令の簡略コ
ードを表わす。第２欄（Ｂ）は第１　ｉｌｌに示した命
令の簡略コードに対応するオペコードを表わす。第６ｉ
（Ｃ）は各命令の混合比（１））を表わす。

すなわち第３欄に示す数字は命令セットにおＵ゛る各命
令の平均的な出現率優）を表わしている。表１かられか
るように、命令１１３　Ｃｌ、ｌＬ’、および１ＳＴｌ
はそれぞれおよそ１９％、１ろ係、および６φの出現率
であり、命令Ｉ　Ｘ　Ｃ＝、ｌ　Ｍ　ＶＣＬ”、および
＝ＭＭＣ’はそれぞれおよそ０５％、０．０６％、およ
び１５チの出現率である。これらの出現率に基づいて、
命令’ＢＣ’、ＩＬ１１、および’Ｓ　Ｔ”は簡単かつ
実行頻度大の命令に分類され、命令’ＸＣ”、’ＭＶＣ
３’、および”ＭＭＣ”は複雑かつ実行頻度小の命令に
分類される。

第５図について説明する。第５図は第６図に示したオペ
コード処理部１２ｃ１の一部分を詳細に示す図である。

第６図ではオペコード処理部１２ｃ１はＮＯＲゲ−）１
２Ｃ１（Ａ）を含む。ＮＯＲゲ−）１２ＣＩ（Ａ）の入
力は複数のオペコードデコーダ１２　Ｃ１（Ｃ）を介し
て命令レジスタ１２’ｂに接続される。オペコードデコ
ーダ１２　ＣＩ　（Ｃ）ばＮＯＲゲー）　１２　Ｃ１（
Ａ＞の各入力に接続される。オペコードデコーダ１２　
ＣＩ　（Ｃ）は、それぞれ、異なる命令オペコードをデ
コードし応答するよ５設り−られている。たとえば命令
が・条件付分岐（ＢＣ）”命令のときは、そのオペコー
ドは”　４７　”である。

したがって第５図に示すように第１のオペコードデコー
ダ１２　ＣＩ　（ｃ）がその命令をデコードし応答して
、出力信号を発生する。他のオペコードデコーダはこの
命令には応答しない。ＮＯＲゲート１２　ＣＩ　（Ａ）
の出力は主プロセツサＩＯＢに接続され、第２図および
第６図で示すように、制御ライン１２ｔに制御信号を発
生する。ＮＯＲゲート１２Ｃ１囚はＯＲゲー）１２ＣＩ
（４）（１）とその出力に４妾続されたインバータ１２
Ｃ１（４）（２）を有する。

高速プロセッサ１２を組み合わせたデータ処理システム
１００機能的な動作を、以下、第１図を参照しながら説
明する。

命令はメモＩＪ　Ｉ　Ｄ　Ａから取り出されて、これを
高速プロセッサ１２が受け取る。その命令が・実行頻度
大口の命令であれば、高速プロセッサ１２がその命令を
実行する。主プロセツサ１０Ｂはこの命令の実行を禁止
される。ところで命令が・実行頻度大口の命令でないと
きは、主プロセツサ１０Ｂはその命令の実行を許可され
る。この場合、高速プロセッサ１２は、主プロセツサ１
０Ｉ３がその命令の実行を完了するまで、自身のオペレ
ーションは延期される。制御記憶装置１０ＣはＲＯＭで
あり、命令の実行に際し主プロセツサ１０Ｂを援助する
だめのマイクロコードな記憶している。

主プロセツサＩＯＢが命令の実行を許可されると、この
マイクロコードに基づいて命令を実行する。

メモＩＪ　１０　Ａから取り出される命令の大部分は°
１実行頻度太罰の部類に入り、よのような命令が高速プ
ロセッサ１２で実行される。

高速プロセッサ１２が命令を実行するときは、それは並
列実行モードで動作する。並列実行モードのときは、高
速プロセッサ１２は命令シーケンスの第１の命令を実行
すると同時に、第２の命令の実行開始の準備をする。こ
のようにして、並列実行モードで選択された命令を実行
するので、高速プロセッサ１２は、主プロセツサＩＯＢ
が選択されたｎ実行頻度大・の命令を実行するよりも速
くそれを実行することができる。

この結果、メモ！Ｊ　１０　Ａから取り出された命令の
実行に関する処理時間をおよそ４０９る減らずことがで
きる。

高速プロセッサ１２０機能的な動作を、以下、第２図な
いし第４図を参照して説明する。

命令はメモリ１０　Ａから取り出され高速プロセツサ１
２で受け取られる。この命令は命令バッファ１２ａで一
時的に記憶され訂次に実行される命令“とみなされる。

次にこの命令は実行に備えて命令レジスタ１２ｂに送ら
れそこに記憶される。

命令レジスタ１２ｂへの命令転送が完了すると、実行に
先立って命令処理部１２ｃのオペコード処理部１２ｃ１
が、その命令がｉ実行頻度大”の部類に入るものである
かどうかを判断するためにその命令をデコードする。命
令が１実行頻度大”の部類に入らないときは、オペコー
ド処理部１２ｃ１は制御ライン１２ｔにハイレベル信号
を発生する。このハイレベル信号に応答して主プロセツ
サ１０Ｂはその命令を実行する。命令が１実行頻度大社
の部類に入るときは、制御ライン１２ｔの信号はローレ
ベルのままである。したがって主プロセツサ１０Ｂはそ
の命令の実行を禁止される。

ところで、第１オペランドおよび８１！２オペランドに
関連する命令アドレス情報はＧＰＲ−Ａアドレス制御部
１２ｃ２およびＧＰＲ−Ｂアドレス制御部１２ｃ６にそ
れぞれ記憶される。ここで、命令ンジスタ１２ｂに記憶
されている命令がＡＤＤ命令であり、２つのオペランド
を加算し、その和を汎用レジスフ群１２ｄに記憶すると
仮定する。〜さらに、これら２つのオペランドは、汎用
レジスフ群１２ｄの汎用レジスタＡグループ１２ｄｌ（
ＧＰＲ−Ａ）および汎用レジスタＢグループ１２ｄ２（
ＧＰＲ−Ｂ）にそれぞれが記憶されて℃・るものとする
。前述のように、ＧＰＲ−Ａの内容はＧＰＲ−Ｂの内容
のコピーである。ＧＰＲ−Ａアドレス制御部１２ｃ２に
記憶されたアドレス情報を用いてＧＰＲ−Ａをアドレス
指定し、Ｇｌ）Ｒ−Ｂアドレス制御部−１２０３に記憶
されたアドレス情報を用いてＧＰＲ−Ｂをアドレス指定
する。これらのアドレス指定は同時に行われる。したが
って汎用レジスフ群１２ｄのアドレス指定に要する時間
は節約される。

ＧＰＲ−ＡおよびＣ，ＰＲ−Ｂがアドレス指定されると
、それらに記憶゛されているオペランドは同時に取り出
されＡレジスタ１２ｇおよびＢレジスタ１２ｈにそれぞ
れ記憶される。ＡＬＵ　１２　ｆはＡレジスタ１２ｇお
よびＢレジスタ１２１１からオペランドを検索してこれ
ら２つのオペランドに対して命令のオペレーションを遂
行する、すなわち、２つのオペランドを加算してそれら
の和を生成する。こうして生成された和は、Ｄレジスタ
１２ｉを介して汎用レジスタ群１２ｄ内のＧ　Ｐ　Ｒ−
ＡおよびＧＰＲ−Ｂに記憶される。ＡＬＵ１２ｆが２つ
のオペランドに対して命令のオペレーションを遂行して
いる間に、命令シーケンスにおける次に実行される命令
が命令レジスタ１．２　ｂに記憶され、オペコード処理
部１２Ｃ１がその命令の種類を判断するため事前にその
命令をデコードする。このようにして高速プロセッサ１
２は、現命令の実行と次命令の実行の準備とを並列させ
る並列実行モードで動作する。このような並列実行モー
ドにより、高速プロセッサ１２は主プロセツサ１０Ｂよ
りも速く現命令を実行することができる。ＧＰＲアドレ
ス比較部１２ｃ４は、次命令を実行する前（すなわち次
命令の実行に関る、汎用レジスタ群１２ｄのアドレス指
定をする前）に、ＡＬＵ１２ｆによる現命令の実行完了
を保証する。これについては後で説明する。

次に、一方のオペランドがＧＰＲ−Ｂに記憶され、もう
一方のオペランドがメモＩＪ　１０　Ａに記憶されてい
ると仮定する。前と同様、命令レジスタ１２ｄにはＡＤ
Ｄ命令が記憶され、前記両オペランドを加算してその和
をＧＰＲ−Ｈに記憶すると仮定する。これらのオペラン
ドを加算するには、まず、メモリ１０Ａの方に記憶され
て（・るオペランドを取り出すために、メモリ１０Ａを
アドレス指定しなければならない。オペコード処理部１
２ｃ１が命令レジスタ１２．ｂに記憶された命令をデコ
ードしその命令が”実行頻度犬ＩＩの部類に入っている
と判断すれば、制御ライン１２ｔにローレベル信号を発
生し、ＧＰＲ−Ａアドレス制御部１２ｃ２およびＧＰＲ
−Ｂアドレス制御部１２ｃろがＧＰＲ−ＡおよびＧＰＲ
−Ｂをそれぞれアドレス指定する。これらのアドレス指
手が行われると、ＧＰＲ−ＡおよびＣＰＲ−Ｂから２進
値が読み取られ、Ａレジスタ１２ｇオシよびＢレジスタ
１２ｈにそれぞれ記憶される。命令レジスタ１２ｂに記
憶された命令は変位値を含む。命令の変位値は変位レジ
スタ１２Ｓに記憶される。変位レジスタ１２Ｓからの信
号（変位値を表わす）はライン１２Ｍを介してＡＬＵ１
２ｆを伺勢する。Ａレジスタ１２ｇおよびＢレジスタ１
２ｈからの信号（２進値）はライン１２ｎおよび１２ｐ
を介してＡＬＵ１２ｆを付勢する。ＡＬＵ　１２　ｆは
小計（前記２進値の和）に変位値を加えてそれらの合計
を生成する。この合計はＤレジスタ１２ｉに記憶される
。

Ｄレジスタ１２ｉは合計を表わすアドレスを発生し、こ
のアドレスで、メモリ１［］Ａに記憶された一方のオペ
ランドに対応する場所をアドレス指定する。このオペラ
ンドはデータレジスタ１２ｊおよびバイトシフタ１２Ｋ
を介してＢレジスタ１２ｈに記憶される。バイトシフタ
１２　Ｋは、このオペランドの最初のバイトの最初のビ
ットがＢレジスタ１２ｈの最初の正しいピット位置にな
るように境界合わせする。ＧＰＲ−Ａアドレス制御部１
２ｃ２はＧＰＲ−Ａをアドレス指定することによってそ
こから１つのオペランドを取り出し、Ａレジスタ１２ｇ
に記憶する。ＡＬＵ　１２　ｆばＡレジ１スタ１２ｇに
記憶されたオペランドと、Ｂレジスタ１２ｈに記憶され
たオペランドとを加算する。

これらのオペランドの和はＤレジスタ１２ｉ’ｇ介して
ＧＰＲ−Ｂに記憶される。

命令レジスタ１２ｂに記憶された命令がＥＸＥＣＵＴＥ
命令であると仮定する。ＥＸＥＣＵＴＥ命令は、ＥＸ、
、ＭＯＤＩＦＹ、、５ＵＢＪＥＣＴＩＮＳＴＲＵＣＴＩ
ＯＮ　というフィールドを有し、ＧＰＲ−ＡおよびＧＰ
Ｒ−Ｂに関するアドレス情報および変位値を含む。ＥＸ
はその命令がＥＸＥＣＵＴＥ命令であることを示す本の
である。ＭＯＤＥＦＹは修飾フィールドである。５ＵＢ
ＪＥＣＴＩＮＳＴＲＵＣＴＩＯＮはメモリ１０Ａに５Ｕ
ＢＪＥＣＴ命令が記憶されていることを示すものである
。変位レジスタ１２Ｓに記憶された変位値はライン１２
Ｍを介しＡＬＵ１２ｆを付勢する。ＧＰＲ−Ａアドレス
制御部１２ｃ２およびＧＰＲ−Ｂアドレス制御部１２ｃ
６から発生される信号（アドレス情報）はライン１２ｅ
を介してＧ　Ｉ）　Ｒ〜ＡおよびＧＰＲ−Ｂを付勢する
。ＧＰＲＡ：１６よびＧＰＲ−Ｂの内容はライン１２ｎ
および’Ｉ２ｐを介してＡＬＵ１２ｆを付勢する。ＡＬ
Ｕ　１２　ｆはＧＰＲ−ＡおよびＧＰＲ−Ｂの内容と、
変位値とを加算して別の和を生成する。この和はＤレジ
スタ１２１で一時的に記憶されメモ１Ｊ１０Ａ’４；ア
ドレス指定する。５ＵＢＪＥＣＴ命令はメモ１．ｌｌ０
Ａから取り出され、データレジスタ１２ｊに一時的に記
憶される。５ＵＢＪＥＣＴ命令はバイトシフタ１２にで
必要なだけシフトされ、それがＯＲゲート１２にの１つ
の入力を付勢する。

ＥＸＥＣＵＴＥ命令の修飾フィールド（ＭＯＤＩＦＹ）
はライン１２ｅを介してＧ　Ｉ）　Ｒ−Ａ　’（ｊアド
レス指定する。このアドレス指定に応答してＧＰＲ−Ａ
から特定のデータバイトが読み取られる。

このデータバイトはＯＲゲート１２にのもう一方の入力
を付勢する。こうして、５ＵＢＪＥＣＴ命令のバイトが
ＧＰＲ−Ａから読み取られたデークツ（イトに従って変
更される。ＯＲゲー）１２Ａから発生される信号が変更
された５ｔＪＢＪＥＣＴ命令である。この変更された５
ＵＢＪＥＣＴ命令は実行に備えて命令レジスタ１２ｂに
記憶される。

高速プロセッサ１２が、並列実行モードで動作している
間に、ＡＬＵ１２ｆによる現命令の実行が完了する前に
次命令を実行する目的で汎用レジスタ群１２ｄのアドレ
ス指定を始めるときは、ＧＰＲアドレス比較部１２ｃ４
は次命令の実行を延期する。以下、この延期について説
明する。ＧＰＲアドレス比較部１２ｃ４は実行すべき次
命令のアドレスと、実行中の現命令のアドレス（ＧＰＲ
〜Ａアドレス制御部１２ｃ２の出力）とを比較する。こ
れらのアドレスが等しいときは、ＧＰＲアドレス比較部
１２ｃ４は一致信号（並列処理減勢信号）を発生する。

この一致信号（は、（ａ）ライン１２ｅを介する命令処
理部１２ｃの汎用レジスタ群１２ｄのアドレス指定を禁
止し、（ｂ）Ａレジスタ１２ｇおよびＢレジスタ１２ｈ
を減勢し、（Ｃ）オペコード処理部１２ｃ１の次命令の
事前テコードを禁止する。以上のようにして、ＧＰＲア
トｔ／ス比較部１２ｃ４は、現命令の実行が完了するま
で、次命令の実行を延期する。

ＧＰＲ−Ａアドレス制御部１２ｃ２が信号（ＧＰＲ−Ａ
の場所を表わす）を発生すると、その場所のアドレスは
命令再試行バッファ１２ｃ５に記憶される。このアドレ
スの内容に対応する第１オペランドも、Ａレジスタ１２
ｇから命令再試行バッファ１２ｃ５に記憶される。命令
を再実行しなげればならない場合、すなわち、マシンチ
ェックが発生したときは、命令再試行バッファ１２ｃ５
に第１オペランドが記憶されているので、それを使用す
ることができる。ＧＰＲ−ＡおよびＧＰＲ−Ｂの第１オ
ペランドに対応する場所には命令を実行した結果が入っ
ているので、ＧＰＲ−Ａには第１オペランドは記憶され
ない。ＧＰＲ−ＡおよびＧＰＲ−Ｂの第２オペランドに
対応する場所には命令の結果は入っていないので、ＧＰ
Ｒ−ＡおよびＧ　Ｐ　Ｒ−Ｂには依然として第２オペラ
ンドが記憶されておりこれを使用することができる。

ＧＰＲ−ＡおよびＧＰＲ−Ｂの内容はライン１２Ｑ１１
２Ｒ１データレジスタ１２Ｊ１およびバイトシフタ１２
Ｋを介してメモ！Ｊ　１０　Ａに記憶される。

オペコード処理部１２ｃ１の機能的な動作を、以下、表
１および第５図を参照しながら説明する。

第５図において、オペコードデコーダ１２Ｃ１（Ｃ）は
表１に示す命令’ＢＣ’、”Ｌ”、および”ＳＴ”、　
（オペコードはそれぞれ“４７”、“５８”、および”
５０”）をそれぞれデコードしこれに応答するよう設け
られている。たとえば、命令レジスタ１２ｂに記憶され
た命令が’　Ｂ　Ｃ”命令（オペコードは’４７’　）
であるとすると、ＮＯＲグー）１２ｃ１（Ａ）の入力に
接続された第１のオペコードデコーダ１２ｃ１（Ｃ）だ
けが応答する。第１のオペコードデコーダ１２ｃ１（Ｃ
）（図中に対応するオペコード’４７’を記す）が出力
信号を発生する。他のオペコードデコーダは出力信号を
発生することはできない。この出力信号がノ・イレベル
信号（２進値１）であるとすると、ＮＯＲゲート１２　
Ｃ１（Ａ）はライン１２ｔを介してローレベル信号（２
進値０）を発生する。前述のように’ＥＣ”命令は・簡
単かつ実行頻度大・の命令である。ライン１２ｔを介す
る制御信号がローレベルであるから、主プロセツサ１０
Ｂは’Ｂ　Ｃ’命令の実行を禁止される。したがって高
速プロセッサ１２がこの命令を実行する。ところで命令
レジスタ１２ｂに記憶された命令が”ｘｃ”命令（オペ
コードは“’Ｄ７”）であるときは、どのオペコードデ
コーダ１２　ｃ　１　（Ｃ）も応答しない。したがって
どのオペコードデコーダも出力信号（ハイレベル）を発
生しないのでＯＲグー）１２ＣＩ（ト）はハイレベル信
号を発生する。ＯＲグー）１２ＣＩ（５）がライン１２
ｔ７介してハイレベル信号を発生するので、主プロセツ
サ１０Ｂが”ＸＣ１命令を実行する。

前述のように・ｘｃ”命令は・複雑かつ実行頻度小゛の
命令である。このときは高速プロセッサ１２は・ＸＣ・
命令の実行を禁止される。

〔発明の効果〕

以上説明したように本発明によれば、命令セットの命令
の実行に関する処理時間が大幅に減少されるのでコンピ
ュータシステムの性能が向上する。

【図面の簡単な説明】

第１図は本発明を利用するデータ処理システムを簡略的
に示すブロック図、第２図は本発明に従った高速プロセ
ッサを示すブロック図、第３図は高速プロセッサの命令
処理部を示すブロック図、第４図は高速プロセッサの汎
用レジスタ群を示すブロック図、第５図は命令処理部の
オペコード処理部を示すブロック図である。 出願人インター）ツヨナル・ビレネス・マシーンズ・コ
ーポレーション＋ＩＱ 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 命令セットを実行する処理システムであって、前記命令
   セットのうち簡単でしかも実行される頻度の大きい命令
   のサブセラトラ高速に実行する第１の処理手段と、 該第１の処理手段に接続され、前記命令セットのうち前
   記サブセット以外の命令を実行する第２の処理手段と、 を有することを特徴とする処理システム。