JPS60214063A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS60214063A JPS60214063A JP7041884A JP7041884A JPS60214063A JP S60214063 A JPS60214063 A JP S60214063A JP 7041884 A JP7041884 A JP 7041884A JP 7041884 A JP7041884 A JP 7041884A JP S60214063 A JPS60214063 A JP S60214063A
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- 230000010365 information processing Effects 0.000 title claims abstract description 46
- 239000000872 buffer Substances 0.000 claims abstract description 23
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 11
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 241000282373 Panthera pardus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は拡張Ｉ１０装置を付加した情報処理装置に関す
る。
る。
（従来技術）
一般に、情報処理装置本体に拡張Ｉ１０装置を付加する
場合は、既に情報処理装置本体に存在するＩｌｏのアド
レスを避けて拡張Ｉ１０装置のアドレスを決定する方法
か、あるいは拡張Ｉ１０装置を接続したとき拡張Ｉ１０
装置のアドレスと重複する情報処理装置本体内のＩｌｏ
を禁止する方法という２つの方法が考えられる。
場合は、既に情報処理装置本体に存在するＩｌｏのアド
レスを避けて拡張Ｉ１０装置のアドレスを決定する方法
か、あるいは拡張Ｉ１０装置を接続したとき拡張Ｉ１０
装置のアドレスと重複する情報処理装置本体内のＩｌｏ
を禁止する方法という２つの方法が考えられる。
前者の方法では、情報処理装置によって、使用していな
いＩ１０アドレスがまちまちであり、特に、拡張Ｉ１０
装置と、拡張Ｉ１０装置を制御するプログラムを多重の
情報処理装置本体に付加しようとする場合、大きな問題
となっていた。すなわち、ある情報処理装置本体を対象
に拡張Ｉ１０装置を決定してしまうと、他の情報処理装
置本体に使えないことが多かった。
いＩ１０アドレスがまちまちであり、特に、拡張Ｉ１０
装置と、拡張Ｉ１０装置を制御するプログラムを多重の
情報処理装置本体に付加しようとする場合、大きな問題
となっていた。すなわち、ある情報処理装置本体を対象
に拡張Ｉ１０装置を決定してしまうと、他の情報処理装
置本体に使えないことが多かった。
第１図は従来の情報処理装置の一例の狭部のブロック図
である。
である。
第１図において、１は情報処理本体、２は拡張Ｉ１０装
置である。前述のように、後者の方法では情報処理装置
本体１に拡張Ｉ１０装置２を付加した場合、拡張Ｉ１０
装置２のアドレスと重複する情報処理装置本体１内のＩ
ｌｏを禁止するようにする。この禁止するための信号（
以下内部アクセス禁止信号という）には、拡張Ｉ１０装
置２のＩ１０ポート用アドレスデコーダ１ｏがら出力さ
れるＩ１０アドレスセレクト信号２１と情報処理装置本
体１のＣＰＵ３から出力されるＩ１０リクエスト信号１
２との論理積として作られる拡張Ｉ１０チップセレクト
信号２２が用いられる。この拡張Ｉ１０チップセレクト
信号２２はＩ１０ポート５に与えられると同時に単一方
向性バッファ７゜双方向性バラン７８に与えられる。す
ると、これら二つのバッファ７，８は閉じられてしまい
、■１０ポート５と同じアドレスを持つ内部メモリ及び
工１０６内のＩ１０ポートにアクセスすることができな
い。このため、この拡張Ｉ１０装置を他の情報処理装置
本体に接続すると、その情報処理装置本体内に拡張Ｉ１
０装置と同じアドレスを持ち、その情報処理装置本体に
どうしても必要であるようなＩｌｏが存在していた場當
、情報処理装置本体が正常に動作しないことになる。
置である。前述のように、後者の方法では情報処理装置
本体１に拡張Ｉ１０装置２を付加した場合、拡張Ｉ１０
装置２のアドレスと重複する情報処理装置本体１内のＩ
ｌｏを禁止するようにする。この禁止するための信号（
以下内部アクセス禁止信号という）には、拡張Ｉ１０装
置２のＩ１０ポート用アドレスデコーダ１ｏがら出力さ
れるＩ１０アドレスセレクト信号２１と情報処理装置本
体１のＣＰＵ３から出力されるＩ１０リクエスト信号１
２との論理積として作られる拡張Ｉ１０チップセレクト
信号２２が用いられる。この拡張Ｉ１０チップセレクト
信号２２はＩ１０ポート５に与えられると同時に単一方
向性バッファ７゜双方向性バラン７８に与えられる。す
ると、これら二つのバッファ７，８は閉じられてしまい
、■１０ポート５と同じアドレスを持つ内部メモリ及び
工１０６内のＩ１０ポートにアクセスすることができな
い。このため、この拡張Ｉ１０装置を他の情報処理装置
本体に接続すると、その情報処理装置本体内に拡張Ｉ１
０装置と同じアドレスを持ち、その情報処理装置本体に
どうしても必要であるようなＩｌｏが存在していた場當
、情報処理装置本体が正常に動作しないことになる。
このように、後者の方法では、すでに情報処理装置本体
ｌ内にあるＩｌｏのアドレスが拡張Ｉ１０装慟２のアド
レスと重複している場合、拡張Ｉ１０装置を接続すると
、情報処理装置本体１内部のＩｌｏを全く使用すること
ができなくなってしまう。このため、ある情報処理装置
本体を対象にして拡張Ｉ１０装置のアドレスを決定し、
これと他の情報処理装置本体が必要としているＩｌｏの
アドレスとが重複していると、この拡張Ｉ１０装置を他
の情報処理装置本体に接続できないという欠点があった
。
ｌ内にあるＩｌｏのアドレスが拡張Ｉ１０装慟２のアド
レスと重複している場合、拡張Ｉ１０装置を接続すると
、情報処理装置本体１内部のＩｌｏを全く使用すること
ができなくなってしまう。このため、ある情報処理装置
本体を対象にして拡張Ｉ１０装置のアドレスを決定し、
これと他の情報処理装置本体が必要としているＩｌｏの
アドレスとが重複していると、この拡張Ｉ１０装置を他
の情報処理装置本体に接続できないという欠点があった
。
（発明の目的）
本発明の目的は、上記欠点を除去し、情報処理装置本体
内に既にあるＩｌｏのアドレスが拡張■１０装置のアド
レスと重複していても情報処理装置本体に接続でき、内
部Ｉ１０を使用することができる情報処理装置を提供す
ることにある。
内に既にあるＩｌｏのアドレスが拡張■１０装置のアド
レスと重複していても情報処理装置本体に接続でき、内
部Ｉ１０を使用することができる情報処理装置を提供す
ることにある。
（発明の栴成）
本発明の情報処理装置は、ＣＰＵと内部メそり及びＩｌ
ｏと前記ＣＰＵと前記内部メモリ及び工１０との間に接
続される単一方向性バッファ並びに双方向性バッファと
を有する情報処理装ｊ′本体と、Ｉｌｏを制御するプロ
グラムを書込んである制御プログラムＲＯＩｖｉと、前
記ＣＰＵがら出力されるメモリリクエスト信号とアドレ
ス信号とから作られる拡張Ｉ１０装置内メモリチップセ
レクト信号とオペコードフェッチ信号とをランチするラ
ッチ回路と、該ラッチ回路から出力される拡張■１０イ
ネーブル信号と前記ＣＰＵかものＩ１０リクエスト信号
との論理積をとり拡張Ｉ１０セレクト信号を出力する論
理積回路と、前記拡張Ｉ１０セレクト信号とＩ１０アド
レスセレクト信号との論理積をとり拡張Ｉ１０チップセ
レクト信号を出力する論理積回路と、前記拡張Ｉ１０チ
ップセレクト信号と前記拡張Ｉ１０装置内メモリチップ
セレクト信号との論理和をとり内部アクセス覧止信号を
作り該内部アクセス禁止信号を前記単一方向性バッファ
並びに双方向バッファに出力する論理回路とを含む拡張
Ｉ１０装置とから搗成され、前記情報処理装置から前記
拡張Ｉ１０装置内のプログラムを読出したときにのみ前
記拡張Ｉ１０装置内へのアクセスを許可し前記情報処理
装置本体内のＩｌｏへのアクセスを禁止することを％９
として構成される。
ｏと前記ＣＰＵと前記内部メモリ及び工１０との間に接
続される単一方向性バッファ並びに双方向性バッファと
を有する情報処理装ｊ′本体と、Ｉｌｏを制御するプロ
グラムを書込んである制御プログラムＲＯＩｖｉと、前
記ＣＰＵがら出力されるメモリリクエスト信号とアドレ
ス信号とから作られる拡張Ｉ１０装置内メモリチップセ
レクト信号とオペコードフェッチ信号とをランチするラ
ッチ回路と、該ラッチ回路から出力される拡張■１０イ
ネーブル信号と前記ＣＰＵかものＩ１０リクエスト信号
との論理積をとり拡張Ｉ１０セレクト信号を出力する論
理積回路と、前記拡張Ｉ１０セレクト信号とＩ１０アド
レスセレクト信号との論理積をとり拡張Ｉ１０チップセ
レクト信号を出力する論理積回路と、前記拡張Ｉ１０チ
ップセレクト信号と前記拡張Ｉ１０装置内メモリチップ
セレクト信号との論理和をとり内部アクセス覧止信号を
作り該内部アクセス禁止信号を前記単一方向性バッファ
並びに双方向バッファに出力する論理回路とを含む拡張
Ｉ１０装置とから搗成され、前記情報処理装置から前記
拡張Ｉ１０装置内のプログラムを読出したときにのみ前
記拡張Ｉ１０装置内へのアクセスを許可し前記情報処理
装置本体内のＩｌｏへのアクセスを禁止することを％９
として構成される。
（実施例）
次に、本発明の実施例につい１図面を用いて説明する。
氾２図は本発明の一実施例のブロック図である。
この実施例は、ＣＰＵ３と内部メモリ及び工１０６と、
ＣＰＵ３と内部メモリ及びｌ１０６との間に接続される
単一方向性バッファ７並びに双方向性パッンア８とを有
する情報処理装置本体１と。
ＣＰＵ３と内部メモリ及びｌ１０６との間に接続される
単一方向性バッファ７並びに双方向性パッンア８とを有
する情報処理装置本体１と。
Ｉｌｏを制御するプログラムを書込んである制御プログ
ラムＲＯＭ４と、ＣＰＵ３から出力されるメモリリクエ
スト信号１５とアドレス信号１６とから作られる拡張Ｉ
１０１０装置内メモリチツプセレクト信８とオペコード
フェッチ信号１１とをラッチするラッチ回８２４と、ラ
ッチ回路２４かも出力される拡張Ｉ１０イネーブル信号
１９とＣＰＵ３からのＩ１０リクエスト信号１２との論
理積をとり、拡張Ｉ１０セレクト信号２０を出力する論
理積回路２５と、拡張Ｉ１０セレクト信号２０とＩ１０
アドレスセレクト信号２１との論理積をとり拡張Ｉ１０
チップセレクト信号２２を出力する論理積回路２６と、
拡張Ｉ１０チンプ七レクし信号２２と拡張Ｉ１０１０装
置内メモリチツプセレクト信８との論理和をとり内部ア
クセス禁止信号２３を作り該内部アクセス禁止信号２３
を単一方向性バッファ７第びに双方向バッファ８に出力
する論理回路２８とを含む鉱張Ｉ１０装置２′とから構
成され、前記情報処理装υ１から前記拡張Ｉ １０装［
２’内のプログラムを読出したときにのみ拡張Ｉ１０装
置２′内へのアクセスを許可し情報処理装置本体１内の
Ｉｌｏへのアクセスを禁止するように構成されている。
ラムＲＯＭ４と、ＣＰＵ３から出力されるメモリリクエ
スト信号１５とアドレス信号１６とから作られる拡張Ｉ
１０１０装置内メモリチツプセレクト信８とオペコード
フェッチ信号１１とをラッチするラッチ回８２４と、ラ
ッチ回路２４かも出力される拡張Ｉ１０イネーブル信号
１９とＣＰＵ３からのＩ１０リクエスト信号１２との論
理積をとり、拡張Ｉ１０セレクト信号２０を出力する論
理積回路２５と、拡張Ｉ１０セレクト信号２０とＩ１０
アドレスセレクト信号２１との論理積をとり拡張Ｉ１０
チップセレクト信号２２を出力する論理積回路２６と、
拡張Ｉ１０チンプ七レクし信号２２と拡張Ｉ１０１０装
置内メモリチツプセレクト信８との論理和をとり内部ア
クセス禁止信号２３を作り該内部アクセス禁止信号２３
を単一方向性バッファ７第びに双方向バッファ８に出力
する論理回路２８とを含む鉱張Ｉ１０装置２′とから構
成され、前記情報処理装υ１から前記拡張Ｉ １０装［
２’内のプログラムを読出したときにのみ拡張Ｉ１０装
置２′内へのアクセスを許可し情報処理装置本体１内の
Ｉｌｏへのアクセスを禁止するように構成されている。
第１図に示した従来例と比較すると、制御プログラムＲ
，ＯＭ４と破線で囲んで示した拡張Ｉ／’０アクセス判
断回路２ワ、と論理回路２８と追加し。
，ＯＭ４と破線で囲んで示した拡張Ｉ／’０アクセス判
断回路２ワ、と論理回路２８と追加し。
拡張Ｉ１０チップセレクト信号２２を拡張Ｉ１０セレク
ト信号２０でゲート制御する所が異っている。
ト信号２０でゲート制御する所が異っている。
このように、拡張Ｉ１０装置２′内に制御プログラムＲ
ＯＭ４を置くと、多種の情報処理装置本体１に拡張Ｉ１
０装置を接続しただけで制御プログラムを動作させるこ
とができ、情報処理装置に制御プログラムをローディン
グする手間が全くかからない。そして、情報処理装置本
体１内のメモリ及びｌ１０６で拡張Ｉ１０装置２′内の
Ｉ１０ボート５と同じＩ１０アドレスを持つＩｌｏに対
してメモリ及びｌ１０６のメモリ中にあるプログラムか
らアクセスできる。この機能を実現している回路が拡張
Ｉ’１０アクセス判断回路２７である。
ＯＭ４を置くと、多種の情報処理装置本体１に拡張Ｉ１
０装置を接続しただけで制御プログラムを動作させるこ
とができ、情報処理装置に制御プログラムをローディン
グする手間が全くかからない。そして、情報処理装置本
体１内のメモリ及びｌ１０６で拡張Ｉ１０装置２′内の
Ｉ１０ボート５と同じＩ１０アドレスを持つＩｌｏに対
してメモリ及びｌ１０６のメモリ中にあるプログラムか
らアクセスできる。この機能を実現している回路が拡張
Ｉ’１０アクセス判断回路２７である。
次に、この実施例の動作について、第３図に示すタイミ
ング図を併用して説明する。
ング図を併用して説明する。
第３図で、命令実行サイクル３０は、情報処理装置本体
１内部Ｉ１０及びメモリ６のメモリからそのＩｌｏに対
する読出し、を打力い、このＩｌｏのアドレスが拡張Ｉ
１０装置２′内のＩ１０ポート５と同じアドレスだった
ことを示し℃いる。
１内部Ｉ１０及びメモリ６のメモリからそのＩｌｏに対
する読出し、を打力い、このＩｌｏのアドレスが拡張Ｉ
１０装置２′内のＩ１０ポート５と同じアドレスだった
ことを示し℃いる。
まず、オペコードフェッチサイクル３２で、内部Ｉ１０
及びメモリ６のメモリのアドレス信号１６が出力され、
同時にオペコードフェッチ信号１１゜メモリリクエスト
信号１５．読出し信号１３が出力される。すると、拡張
Ｉ１０装置内メモリチップセレクト信＠１８は偽になり
、これをランチ回路２４がオペコードフェッチ信号１１
でランチして、拡張Ｉ１０イネーブル信号１９を豹にす
る。
及びメモリ６のメモリのアドレス信号１６が出力され、
同時にオペコードフェッチ信号１１゜メモリリクエスト
信号１５．読出し信号１３が出力される。すると、拡張
Ｉ１０装置内メモリチップセレクト信＠１８は偽になり
、これをランチ回路２４がオペコードフェッチ信号１１
でランチして、拡張Ｉ１０イネーブル信号１９を豹にす
る。
この拡張Ｉ１０イネーブル信号１９は命令実行サイクル
３０中ずっと偽になっている。
３０中ずっと偽になっている。
次に、オペランドフェッチブイクル３３で、オペランド
がフェッチされ、配装にＩ１０読出しブイクル３４でＩ
ｌｏのアドレスが出力され、Ｉ１０リクエスト信月１２
が出力されるが、このとぎＩ１０ボート５のＩ１０アド
レスが出力されると、拡張Ｉ１０装置２′内のＩ１０ア
ドレスデコーダｌＯがＩ１０アドレスセレクｌ−信号２
１を真にするが、拡張Ｉ１０イネーブル化号１９か偽な
ので拡張Ｉ１０セレクト信号２０か偽になり、拡張工１
０チップセレクト信号２２も偽になる。この結果、単一
方向性バッファ７及び双方向性バッファ８はイネーブル
になり、内部工１０６のアクセスとなる。
がフェッチされ、配装にＩ１０読出しブイクル３４でＩ
ｌｏのアドレスが出力され、Ｉ１０リクエスト信月１２
が出力されるが、このとぎＩ１０ボート５のＩ１０アド
レスが出力されると、拡張Ｉ１０装置２′内のＩ１０ア
ドレスデコーダｌＯがＩ１０アドレスセレクｌ−信号２
１を真にするが、拡張Ｉ１０イネーブル化号１９か偽な
ので拡張Ｉ１０セレクト信号２０か偽になり、拡張工１
０チップセレクト信号２２も偽になる。この結果、単一
方向性バッファ７及び双方向性バッファ８はイネーブル
になり、内部工１０６のアクセスとなる。
このように、情報処理装置本体内のプログラムによって
Ｉｌｏをアクセスすると、必らず内部工１０アクセスに
なる。
Ｉｌｏをアクセスすると、必らず内部工１０アクセスに
なる。
次に、命令実行サイクル３１は、拡張Ｉ１０装Ｍ２′内
の制御プログラム１（，０Ｍ４からＩ１０ボート５に対
する読出しを行なうサイクルを示し−（いる。
の制御プログラム１（，０Ｍ４からＩ１０ボート５に対
する読出しを行なうサイクルを示し−（いる。
まず、オペコードンエッチサイクル］３２で、制御プロ
グラムＲＯＭ４のアドレス１１６が出力され、同時にオ
ペコードンエッチ信号１１，１５メモリリクエスト信号
１５．読出し信号１３が出力される。すると、拡張Ｉ１
０装置内メモリチップセレクト信号１８が真になる。こ
の結果、内部アクセス禁止信号２３が真になり、単一方
向性バッンア７．双方向性バッファ８が閉じられ、内部
メモリ及び内部１１０６へのアクセスが禁止される。こ
のため、制御プログラムＲＯＭ ４内の制御プログラム
が読込まれる。−力、ラッチ回路２４は拡張Ｉ１０装置
向メモリチップセレクト信号１８をオペコードンエッチ
信号１１てラッチするため、拡張Ｉ１０イネーブル信号
１９は真になる。
グラムＲＯＭ４のアドレス１１６が出力され、同時にオ
ペコードンエッチ信号１１，１５メモリリクエスト信号
１５．読出し信号１３が出力される。すると、拡張Ｉ１
０装置内メモリチップセレクト信号１８が真になる。こ
の結果、内部アクセス禁止信号２３が真になり、単一方
向性バッンア７．双方向性バッファ８が閉じられ、内部
メモリ及び内部１１０６へのアクセスが禁止される。こ
のため、制御プログラムＲＯＭ ４内の制御プログラム
が読込まれる。−力、ラッチ回路２４は拡張Ｉ１０装置
向メモリチップセレクト信号１８をオペコードンエッチ
信号１１てラッチするため、拡張Ｉ１０イネーブル信号
１９は真になる。
次に、オペランド７エツチサイクル１３３で、オペコー
ド２エツチサイクル３２と同ａζにしで、制御プログラ
ムＲＯＭ ４からオペランドが読込まれる。
ド２エツチサイクル３２と同ａζにしで、制御プログラ
ムＲＯＭ ４からオペランドが読込まれる。
最後に、■１０読出しサイクル１３４で、１１０のアド
レスが出力され、Ｉ１０リクエスト（８号１２が出力さ
れるが、このとき拡張Ｉ１０装憤、２′内のＩ１０ボー
ト５のＩ１０アドレスが出力されると、拡張Ｉ１０装置
２′内のＩ１０アドレス・デコーダ１０がＩ１０アドレ
スセレクト信号２１を真にする。拡張ｉ１０イネーブル
信号１９にこのとき真になっ℃いるので、拡張１１０セ
レクト信号２０が真になり、拡張Ｉ１０ナツプセレクト
信号２２も真にムる。この結果、内部アクセス禁止信号
２３が具になり、早一方向性バッファ７及び双方向性バ
ッファ８が閉じられ、内部Ｉ／’０へのアクセスが禁止
される。
レスが出力され、Ｉ１０リクエスト（８号１２が出力さ
れるが、このとき拡張Ｉ１０装憤、２′内のＩ１０ボー
ト５のＩ１０アドレスが出力されると、拡張Ｉ１０装置
２′内のＩ１０アドレス・デコーダ１０がＩ１０アドレ
スセレクト信号２１を真にする。拡張ｉ１０イネーブル
信号１９にこのとき真になっ℃いるので、拡張１１０セ
レクト信号２０が真になり、拡張Ｉ１０ナツプセレクト
信号２２も真にムる。この結果、内部アクセス禁止信号
２３が具になり、早一方向性バッファ７及び双方向性バ
ッファ８が閉じられ、内部Ｉ／’０へのアクセスが禁止
される。
このよプにし又、転弧Ｉ１０装澁内の制御フログラムで
Ｉｌｏをアクセスするとき、拡張Ｉ１０装置内のＩｌｏ
がそのアドレスに存在する場合には拡張Ｉ１０装置内の
Ｉｌｏにアクセスし、そうでない場合はＩ１０アクセス
となる。
Ｉｌｏをアクセスするとき、拡張Ｉ１０装置内のＩｌｏ
がそのアドレスに存在する場合には拡張Ｉ１０装置内の
Ｉｌｏにアクセスし、そうでない場合はＩ１０アクセス
となる。
（発明の効果）
以上詳細に説明したように１本発明によれば。
情報処理装置本体内に既にあるＩ１０アドレスが拡張Ｉ
１０装置のアドレスと重複していても情報処理装置本体
に接続でき、内部Ｉ１０を使用することができる情報処
理装置を得ることができる。
１０装置のアドレスと重複していても情報処理装置本体
に接続でき、内部Ｉ１０を使用することができる情報処
理装置を得ることができる。
第１図は従来の情報処理装置の一例の要部のブロック図
、第２図は本発明の一実施例のブロック図、第３図は第
２図に示す一実施例の動作タイミング図である。 １・・・・・・情報処理装置本体、２，２′・・・・・
・拡張■１０装置、３・・・・・・ＣＰＵ、４・・・・
・・制御プログラムＲＯＭ、５・・・・・・Ｉ１０ボー
ト、６・・・・・・内部メモリ及びＩｌｏ、７・・・・
・・単一方向性バッファ、８・・・・・・双方向性バッ
ファ、９・・・・・・プログラムＲＯＭ用アドレスデコ
ーダ、１０・・・・・・Ｉ１０ポート用アドレスデコー
ダ、１１・・・・・・オペコードフェッチ信号、１２・
・・・・・Ｉ１０リクエスト信号、１３・・・・・・読
出し信号、１４・・・・・・書込み信号、１５・・・・
・・メモリリクエスト信号、１６・・・・・・アドレス
信号、１７・・・・・・データ信号、１８・・・・・・
拡張Ｉ１０装置内メモリチップセレクト信号、１９．・
・・・・・拡張Ｉ１０イネーブル信号、２０・・・・・
・拡張Ｉ１０セレクト信号、２１・・・Ｉ１０アドレス
セレクト信号、２２・・・・・・拡張■１０チップセレ
クト信号、２３・・・・・・内部アクセス禁止信号、２
４・・・・・・ラッチ回路、２５．２６・・・・・・論
理積回路、２７・・・・・・拡張Ｉ１０アクセス判断回
路、２Ｂ・・・・・・論理回路、３０・・・・・・内部
Ｉ１０アクセス命令実行サイクル、３１・・・・・・拡
張Ｉ１０アクセス命令実行サイクル、３２・・・・・・
オペコードンエッチサイクル、３３・・・・・・オペラ
ントンエッチサイクル、３４・・・・・・Ｉ１０読出し
サイ２／ｌ／、１３２・・・・・・オペコードンエッチ
サイクル、１３３・・・・・・オペランドフェッチサイ
クル、１３４・・・・・・Ｉ１０読出しサイクル。
、第２図は本発明の一実施例のブロック図、第３図は第
２図に示す一実施例の動作タイミング図である。 １・・・・・・情報処理装置本体、２，２′・・・・・
・拡張■１０装置、３・・・・・・ＣＰＵ、４・・・・
・・制御プログラムＲＯＭ、５・・・・・・Ｉ１０ボー
ト、６・・・・・・内部メモリ及びＩｌｏ、７・・・・
・・単一方向性バッファ、８・・・・・・双方向性バッ
ファ、９・・・・・・プログラムＲＯＭ用アドレスデコ
ーダ、１０・・・・・・Ｉ１０ポート用アドレスデコー
ダ、１１・・・・・・オペコードフェッチ信号、１２・
・・・・・Ｉ１０リクエスト信号、１３・・・・・・読
出し信号、１４・・・・・・書込み信号、１５・・・・
・・メモリリクエスト信号、１６・・・・・・アドレス
信号、１７・・・・・・データ信号、１８・・・・・・
拡張Ｉ１０装置内メモリチップセレクト信号、１９．・
・・・・・拡張Ｉ１０イネーブル信号、２０・・・・・
・拡張Ｉ１０セレクト信号、２１・・・Ｉ１０アドレス
セレクト信号、２２・・・・・・拡張■１０チップセレ
クト信号、２３・・・・・・内部アクセス禁止信号、２
４・・・・・・ラッチ回路、２５．２６・・・・・・論
理積回路、２７・・・・・・拡張Ｉ１０アクセス判断回
路、２Ｂ・・・・・・論理回路、３０・・・・・・内部
Ｉ１０アクセス命令実行サイクル、３１・・・・・・拡
張Ｉ１０アクセス命令実行サイクル、３２・・・・・・
オペコードンエッチサイクル、３３・・・・・・オペラ
ントンエッチサイクル、３４・・・・・・Ｉ１０読出し
サイ２／ｌ／、１３２・・・・・・オペコードンエッチ
サイクル、１３３・・・・・・オペランドフェッチサイ
クル、１３４・・・・・・Ｉ１０読出しサイクル。
Claims (1)
- ＣＰＵと内部メモリ及びＩｌｏと前記ＣＰＵ 、ｉ：前
記内部メモリ及びＩｌｏとの間に接続される単一方向性
バッファ並びに双方向性バッファとを有する情報処理装
置本体と、Ｉｌｏを制御するプログラムを書込んである
制御プログラムＲＯＭと、前記ＣＰＵから出力されるメ
モリリクエスト信号とアドレス信号とから作られる拡張
Ｉ１０装置内メモリチップセレクト信号とオペコードフ
ェッチ個分とをラッチするラッチ回路と、該ラッチ回路
から出力される拡張Ｉ１０イネープ／Ｉ／＠号と前記Ｃ
ＰＵからのＩ１０リクエスト信号との論理積をとり拡張
工１０セレクト信号を出力する論理積回路と、前記拡張
Ｉ１０セレクト信号とＩ１０アドレスセレクト信号との
論理積をとり拡張Ｉ１０チップセレクト信号を出力する
論理積回路と、前記拡張Ｉ１０チップセレクト信号と前
記拡張Ｉ１０装置内メモリチップセレクト信号との論理
和をとり内部アクセス禁止信号を作り該内部アクセス禁
止信号を前記単一方向性バッフ了並びに双方向バッファ
に出力する論理回路とを含む拡張Ｉ１０装置とから構成
され、前記情報処理装置から前記拡張■１０装置内のプ
ログラムを読出したときにのみ前記拡張Ｉ１０装置内へ
のアクセスを許可し前記情報処理本体内のＩｌｏへのア
クセスを禁止することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041884A JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041884A JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214063A true JPS60214063A (ja) | 1985-10-26 |
| JPH0259495B2 JPH0259495B2 (ja) | 1990-12-12 |
Family
ID=13430903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7041884A Granted JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444567A (en) * | 1987-08-12 | 1989-02-16 | Omron Tateisi Electronics Co | Method for expanding system |
| US5301276A (en) * | 1990-06-29 | 1994-04-05 | Sanyo Electric Co., Ltd. | Method and device for assigning I/O address in data processing apparatus |
-
1984
- 1984-04-09 JP JP7041884A patent/JPS60214063A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444567A (en) * | 1987-08-12 | 1989-02-16 | Omron Tateisi Electronics Co | Method for expanding system |
| US5301276A (en) * | 1990-06-29 | 1994-04-05 | Sanyo Electric Co., Ltd. | Method and device for assigning I/O address in data processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259495B2 (ja) | 1990-12-12 |
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