JPS60206286A - デ−タパタ−ン検出回路 - Google Patents
デ−タパタ−ン検出回路Info
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- JPS60206286A JPS60206286A JP6164684A JP6164684A JPS60206286A JP S60206286 A JPS60206286 A JP S60206286A JP 6164684 A JP6164684 A JP 6164684A JP 6164684 A JP6164684 A JP 6164684A JP S60206286 A JPS60206286 A JP S60206286A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
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- Signal Processing (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、データ・母ターン検出回路に関し、特にディ
ジタル信号の記録再生システム或いは伝送システムの再
生装置におけるデータパターン検出回路に関す′るもの
である。
ジタル信号の記録再生システム或いは伝送システムの再
生装置におけるデータパターン検出回路に関す′るもの
である。
背景技術
従来、ディジタル信号の伝送システムの１つとして文字
放送システムがちシ、この受信機の回路ブロック構成を
第１図に示す。第１図に示すように、文字放送受信機は
、アンテナ１１チー−す・映像検波回路２、映像信号処
理回路３、混合回路４、ＣＲＴ５、データライン抜取９
回路６、データスライス回路７、データサンプリング・
直並列変換回路８、クロック再生回路９、主メモリ川、
メモリ制御回路１１、文字信号処理回路１２から構成さ
れている。
放送システムがちシ、この受信機の回路ブロック構成を
第１図に示す。第１図に示すように、文字放送受信機は
、アンテナ１１チー−す・映像検波回路２、映像信号処
理回路３、混合回路４、ＣＲＴ５、データライン抜取９
回路６、データスライス回路７、データサンプリング・
直並列変換回路８、クロック再生回路９、主メモリ川、
メモリ制御回路１１、文字信号処理回路１２から構成さ
れている。
第２図にテレビ文字多重信号の一例を示す。１１４ （
１−１：水平走査期間）ラインのディジタル信号はビッ
ト同期をとるだめのクロノクライン（以下ＣＲＩと略記
する）２１、フレーム同期をとるためのフレーミングコ
ード（ＰＣ）２２、識別コード（ＩＤ）２３及び情報デ
ータ２４からなっており、このデータラインが垂直帰線
消去期間内に重畳されている。
１−１：水平走査期間）ラインのディジタル信号はビッ
ト同期をとるだめのクロノクライン（以下ＣＲＩと略記
する）２１、フレーム同期をとるためのフレーミングコ
ード（ＰＣ）２２、識別コード（ＩＤ）２３及び情報デ
ータ２４からなっており、このデータラインが垂直帰線
消去期間内に重畳されている。
次に動作について説明する。第１図において、受信され
たテレビ信号は検波回路２で検波され、映像信号処理回
路３で信号処理される。垂直帰線消去期間に重畳された
データラインはデータライン抜取り回路６で抜き取られ
、データスライス回路７でスライスレベルと比較されて
２値化されたディノタルデータとなる。クロック再生回
路９はこのようにして得られたスライスデータの位相情
報をもとにしてサンプリングクロックを発生し、データ
サンプリング・直並列変換回路８ではスライスデータを
このクロックでサンプリングした後シリアルデータをＡ
’ラレルデータに変換する。パラレルデータは主メモリ
１０にバッフアリフグされ、文字信号処理回路１２でデ
コード処理を施された後、混合回路４で通常の画像信号
と混合されＣＩ（、Ｔ５に表示される。メモリ制御回路
１１はＲＯｉＶ、マイクロｆロセソサ等を内蔵し、主メ
モリ１００制御卸を行う。
たテレビ信号は検波回路２で検波され、映像信号処理回
路３で信号処理される。垂直帰線消去期間に重畳された
データラインはデータライン抜取り回路６で抜き取られ
、データスライス回路７でスライスレベルと比較されて
２値化されたディノタルデータとなる。クロック再生回
路９はこのようにして得られたスライスデータの位相情
報をもとにしてサンプリングクロックを発生し、データ
サンプリング・直並列変換回路８ではスライスデータを
このクロックでサンプリングした後シリアルデータをＡ
’ラレルデータに変換する。パラレルデータは主メモリ
１０にバッフアリフグされ、文字信号処理回路１２でデ
コード処理を施された後、混合回路４で通常の画像信号
と混合されＣＩ（、Ｔ５に表示される。メモリ制御回路
１１はＲＯｉＶ、マイクロｆロセソサ等を内蔵し、主メ
モリ１００制御卸を行う。
第３図に、第１図におけるクロック再生回路９の具体的
構成をブロック図で示す。クロック再生回路９は、発振
回路３１、ｌ、Ａ分周カウンタ３２及びスタートノクル
ス発生回路３３から構成されている。
構成をブロック図で示す。クロック再生回路９は、発振
回路３１、ｌ、Ａ分周カウンタ３２及びスタートノクル
ス発生回路３３から構成されている。
かかる構成の回路動作を第４図の動作タイミングチャー
トに基づいて説明する。スライスデータαはＣＲＩの何
個めかのサイクルである。スタートノソルス発生回路３
３では、このＣ１，ｔＩのエツジを検出し、スター）ノ
ｆルスｂを発生させる。発振回路３１の出力Ｃはビット
レートのｎ倍の周波数のクロックであり、このクロック
はｌ／７１．分周カウンタ３２で分周されサンプリング
クロックとなる（第４図ではｎ＝４の場合の例を示して
いる）。ここでスタートパレスｂによってＣＲＩのエツ
ジ検出直後に分周カウンタ３２のリセット状態を解除し
、カウントをスタートさせることによってスライスデー
タαとサン７０す／グクロノクｄの位相を合わせてビッ
ト周期をとり、データを正しくサンプリングできるよう
にしている。
トに基づいて説明する。スライスデータαはＣＲＩの何
個めかのサイクルである。スタートノソルス発生回路３
３では、このＣ１，ｔＩのエツジを検出し、スター）ノ
ｆルスｂを発生させる。発振回路３１の出力Ｃはビット
レートのｎ倍の周波数のクロックであり、このクロック
はｌ／７１．分周カウンタ３２で分周されサンプリング
クロックとなる（第４図ではｎ＝４の場合の例を示して
いる）。ここでスタートパレスｂによってＣＲＩのエツ
ジ検出直後に分周カウンタ３２のリセット状態を解除し
、カウントをスタートさせることによってスライスデー
タαとサン７０す／グクロノクｄの位相を合わせてビッ
ト周期をとり、データを正しくサンプリングできるよう
にしている。
以上はＣＲＩのエツジを検出してビット同期をとる方式
であるが、ＣＩもＩをデータパターンと見なして・ぞタ
ーン検出によってビット同期をとる方式がある。この方
式の回路ブロック図を第５図に、例としてｒｌｌｏｏｏ
ｏｌｌＪを検出する場合の・ぐターン検出回路５３０回
路構成を第６図に、その動作タイεフグチャートを第７
図に示す。スライスデータｅは発振回路５１の出力ｆを
クロックとしてシフトレノスタ５２に取シ込まれ、デー
タパターンσとして得られる。特定のデータパターン（
第６図、第７図ではｒｌｌｏｏｏｏｌｌＪの場合の例を
示している）が・ぐターン検出回路５３で検出された時
点でスタート・ぞルスｈが出力され、■７４７４分周カ
ラ５４のカウントをスタートさせる。このようにしてス
ライスデータｅと位相の合ったサン７０す／グクロノク
ｉを得ることができる。
であるが、ＣＩもＩをデータパターンと見なして・ぞタ
ーン検出によってビット同期をとる方式がある。この方
式の回路ブロック図を第５図に、例としてｒｌｌｏｏｏ
ｏｌｌＪを検出する場合の・ぐターン検出回路５３０回
路構成を第６図に、その動作タイεフグチャートを第７
図に示す。スライスデータｅは発振回路５１の出力ｆを
クロックとしてシフトレノスタ５２に取シ込まれ、デー
タパターンσとして得られる。特定のデータパターン（
第６図、第７図ではｒｌｌｏｏｏｏｌｌＪの場合の例を
示している）が・ぐターン検出回路５３で検出された時
点でスタート・ぞルスｈが出力され、■７４７４分周カ
ラ５４のカウントをスタートさせる。このようにしてス
ライスデータｅと位相の合ったサン７０す／グクロノク
ｉを得ることができる。
以上が文字放送受信機におけるピント同期の方式である
が、前者のエツジ検出方式では８サイクルのＣＪＬＩの
うち１つのエツジしか利用していないので、ノイズに対
して弱いという欠点がある。すなわち、伝送路のひずみ
、ノイズ或いは記録媒体上に発生したドロップアウト等
によってＣＲ，Ｉのエツジが誤まった位置に現われた場
合には、スライスデータとサンプリングクロックの位相
がずれてデータを正しく読み取れなくなるので伝送誤り
が発生することになる。
が、前者のエツジ検出方式では８サイクルのＣＪＬＩの
うち１つのエツジしか利用していないので、ノイズに対
して弱いという欠点がある。すなわち、伝送路のひずみ
、ノイズ或いは記録媒体上に発生したドロップアウト等
によってＣＲ，Ｉのエツジが誤まった位置に現われた場
合には、スライスデータとサンプリングクロックの位相
がずれてデータを正しく読み取れなくなるので伝送誤り
が発生することになる。
その点、後者のパターン検出方式を用いると、誤検出の
確率は低くなるが、その反面データスライス回路７（第
１図示）のスライスレベル力、第８図に示す様に、破線
で示す正しい位置から実線で示す位置にずれている場合
には％’ ＣＲＩのデ−ティ比が異なシ、データパター
ンを検出できなくなってしまうという欠点がある（第８
図の例では、ｒｌｌｏｏｏｏｌｌＪであるべきデータノ
ぐターンがｒ １１０００００１ ｊとなっている）。
確率は低くなるが、その反面データスライス回路７（第
１図示）のスライスレベル力、第８図に示す様に、破線
で示す正しい位置から実線で示す位置にずれている場合
には％’ ＣＲＩのデ−ティ比が異なシ、データパター
ンを検出できなくなってしまうという欠点がある（第８
図の例では、ｒｌｌｏｏｏｏｌｌＪであるべきデータノ
ぐターンがｒ １１０００００１ ｊとなっている）。
その結果、スタート・ぐルスも発生せず、ビット同期が
とれなくなってしまう。
とれなくなってしまう。
発明の概要
本発明は、上記のような従来のものの欠点を除去すべく
なされたものであり、基準電圧値（スライスレベル）の
変動によってデー−ティ比の異なったデータに対しても
・ぐターン検出が可能なデータ・やターン検出回路を提
供することを目的としている。
なされたものであり、基準電圧値（スライスレベル）の
変動によってデー−ティ比の異なったデータに対しても
・ぐターン検出が可能なデータ・やターン検出回路を提
供することを目的としている。
本発明によるデータ・やターン検出回路は、周期的に繰
り返すデータ・！ターフを監視し、このデータ・ぞター
ンが基準電圧値（スライスレベル）の変動に伴うデータ
・母ターンの一定範囲内のずれを許容し得る基準データ
・ぞターンと一致したとき検出出力を発生する構成とな
っている。
り返すデータ・！ターフを監視し、このデータ・ぞター
ンが基準電圧値（スライスレベル）の変動に伴うデータ
・母ターンの一定範囲内のずれを許容し得る基準データ
・ぞターンと一致したとき検出出力を発生する構成とな
っている。
実 施 例
以下、本発明の実施例を図に基づいて説明する。
第９図は本発明による・ぐターン検出方式（第５図に示
す回路構成）における・ぐターン検出回路の一実施例を
示す回路ブロック図である。図において、本発明による
ｉ９ターン検出回路９０は、スライスデータをデータ・
ぐターンとして監視するだめにシリアル−パラレル変換
を行なう例えば１６ビノトのシフトレジスタ９１と、デ
ータ／母ターンが正しいものであるか否かを検出するだ
めの検出ケ゛−ト回路９２と、このダート回路９２の出
力をラッチしてスタート・ぐルスとするだめのＤ型フリ
ッグフロノゾ９３とから構成されている。検出ダート回
路９２は、シフトレジスタ９１のＱｌ、Ｑ２出力を２人
力とするＮＡＮＤゲートＡと、Ｑ３．Ｑ４．Ｑ５出力を
３人力とするＯ ＩｔゲートＢと、Ｑ６＋Ｑ１４出力を
２人力とするエクスクルーンブＯＩもゲートＣと、Ｑ８
．Ｑ９ 、Ｑｌ。
す回路構成）における・ぐターン検出回路の一実施例を
示す回路ブロック図である。図において、本発明による
ｉ９ターン検出回路９０は、スライスデータをデータ・
ぐターンとして監視するだめにシリアル−パラレル変換
を行なう例えば１６ビノトのシフトレジスタ９１と、デ
ータ／母ターンが正しいものであるか否かを検出するだ
めの検出ケ゛−ト回路９２と、このダート回路９２の出
力をラッチしてスタート・ぐルスとするだめのＤ型フリ
ッグフロノゾ９３とから構成されている。検出ダート回
路９２は、シフトレジスタ９１のＱｌ、Ｑ２出力を２人
力とするＮＡＮＤゲートＡと、Ｑ３．Ｑ４．Ｑ５出力を
３人力とするＯ ＩｔゲートＢと、Ｑ６＋Ｑ１４出力を
２人力とするエクスクルーンブＯＩもゲートＣと、Ｑ８
．Ｑ９ 、Ｑｌ。
出力を３人力とするＮＡＮＩ）ケ゛−トＪ）と、Ｑｌ、
＋Ｑ１２＋Ｑ１３出力を３人力とするＯＲゲートＥと、
Ｑ７．Ｑ１５出力を２人力とするエクスクル−シブＯＲ
ケ゛−トＦと、Ｑ１６出力を人力とするインバータＧと
、これら各ゲートＡ−Ｆ及びインバータＧの出力を入力
とするＮＯＲゲートＩ−１とから構成されており、ＮＯ
几ダグ−Ｈの出力が検出出力となる。
＋Ｑ１２＋Ｑ１３出力を３人力とするＯＲゲートＥと、
Ｑ７．Ｑ１５出力を２人力とするエクスクル−シブＯＲ
ケ゛−トＦと、Ｑ１６出力を人力とするインバータＧと
、これら各ゲートＡ−Ｆ及びインバータＧの出力を入力
とするＮＯＲゲートＩ−１とから構成されており、ＮＯ
几ダグ−Ｈの出力が検出出力となる。
次に、本発明の動作について第１０図〜第１２図の動作
タイミングチャートを参照しつつ説明する。
タイミングチャートを参照しつつ説明する。
第１０図はスライスレベルが入力データの振幅の中央に
正しく位置している場合を示しており、データ・ぐター
ンの「ｌ」のビットと１０」のビットの数が等しい。第
１１図はスライスレベルが破線で示す正しい位置より上
にずれている場合を示しており、データパター７の「０
」のビットが「ｌ」のビットよりも多くなっている。第
１２図はスライスレベルが破線で示す正ｌ〜い位置より
下にずれている場合をノＪクシており、データフｌター
ンの「ｌ」のビットが１０」のビットよりも多くなって
いる。第１０図〜第１２図において、データパターンの
下に示したＱｎは時点ａで発振回路出力（シフトレジス
タのクロック）が立上がった直後のシフトレジスタ９１
の各出力に現われるデータ・母ターンを表わしている。
正しく位置している場合を示しており、データ・ぐター
ンの「ｌ」のビットと１０」のビットの数が等しい。第
１１図はスライスレベルが破線で示す正しい位置より上
にずれている場合を示しており、データパター７の「０
」のビットが「ｌ」のビットよりも多くなっている。第
１２図はスライスレベルが破線で示す正ｌ〜い位置より
下にずれている場合をノＪクシており、データフｌター
ンの「ｌ」のビットが１０」のビットよりも多くなって
いる。第１０図〜第１２図において、データパターンの
下に示したＱｎは時点ａで発振回路出力（シフトレジス
タのクロック）が立上がった直後のシフトレジスタ９１
の各出力に現われるデータ・母ターンを表わしている。
３つのいずれの場合でも、Ｑｌ、Ｑ２．Ｑ８．Ｑ２．Ｑ
、。。
、。。
（２，６はＩ’ｌｌ 、Ｌ乱＋Ｑ４＋Ｑ５＋Ｑ、１１Ｑ
＋□、Ｑ、３はｒ’ｏｊであり、Ｑ６とＱｌ４及びＱ７
とＱｌ５が一致している。
＋□、Ｑ、３はｒ’ｏｊであり、Ｑ６とＱｌ４及びＱ７
とＱｌ５が一致している。
この条件は第９図における検出ゲート回路９２で基準デ
ータ・ぐターンとして予め定められており、この条件が
成立すると、検出ダート回路９２の検出出力が１１」に
立上がり、これによってＤ型フリノグ７ｏ）７’９３が
セットされてスタートパルスヲ発生する。検出ダート回
路９２内でエクスクル−シフ℃ＲゲートＣ９Ｆを用いる
ことによシ、データパターンの遷移点付近が周期的に一
致する一定範囲内のずれを持っていても・ぐターン検出
が可能であり、スタート・ぐルスを発生することができ
るので、スライスデータとサンプリングクロックの位相
を合わせることかできる。
ータ・ぐターンとして予め定められており、この条件が
成立すると、検出ダート回路９２の検出出力が１１」に
立上がり、これによってＤ型フリノグ７ｏ）７’９３が
セットされてスタートパルスヲ発生する。検出ダート回
路９２内でエクスクル−シフ℃ＲゲートＣ９Ｆを用いる
ことによシ、データパターンの遷移点付近が周期的に一
致する一定範囲内のずれを持っていても・ぐターン検出
が可能であり、スタート・ぐルスを発生することができ
るので、スライスデータとサンプリングクロックの位相
を合わせることかできる。
なお、上記実施例では、発振回路出力の周波数がビット
レートの４倍であシ、１６ビツトのシフトレジスタ９１
を用いてスライスデータのデータ／４’タータを監視す
る方式を一例として示したが、発振回路出力の周波数、
シフトレジスタのビット数を変えて応用することも可能
である。発振周波数を高くすると、発振回路及び分；４
．ｊ回路の構成は複雑になるが、分周カウンタのスター
トのタイミングをより精密に決定することができるので
、す／シリングクロックのスライスデータに対する位相
ノノタを小さくできる。寸だ、シフトレジスタのビット
数を多くすると、データ・ξターンの誤検出の確率を低
くすることができる。
レートの４倍であシ、１６ビツトのシフトレジスタ９１
を用いてスライスデータのデータ／４’タータを監視す
る方式を一例として示したが、発振回路出力の周波数、
シフトレジスタのビット数を変えて応用することも可能
である。発振周波数を高くすると、発振回路及び分；４
．ｊ回路の構成は複雑になるが、分周カウンタのスター
トのタイミングをより精密に決定することができるので
、す／シリングクロックのスライスデータに対する位相
ノノタを小さくできる。寸だ、シフトレジスタのビット
数を多くすると、データ・ξターンの誤検出の確率を低
くすることができる。
壕だ、上記実施例では、・ぐター／検出と同時に分周カ
ウンタのカウントをスタートし、サンプリングクロック
を発生させる方式を示したが、サンプリングクロックが
システムクロックとして常に必要な場合がラル。このよ
うな場合は、常に分周カウンタを動作させて発振回路出
力を分周することにより常時サンプリングクロックを発
生し、ビット同期をとるために、ツクターン検出と同時
に分周カウンタの動作を一旦リセットする方式が考えら
れ、この方式に関して以下に述べる。
ウンタのカウントをスタートし、サンプリングクロック
を発生させる方式を示したが、サンプリングクロックが
システムクロックとして常に必要な場合がラル。このよ
うな場合は、常に分周カウンタを動作させて発振回路出
力を分周することにより常時サンプリングクロックを発
生し、ビット同期をとるために、ツクターン検出と同時
に分周カウンタの動作を一旦リセットする方式が考えら
れ、この方式に関して以下に述べる。
第１３図は分周カウンタとしてリセットのためのダート
を有するジョンソンカウンタを用いたクロック再生回路
の一例を示す回路ブロック図であシ、図中第９図と同等
部分は同一符号によシ示されている。図において、検出
ダート回路９２の検出出力はＤ型フリッグフロソグ９３
のＤ入力となっておシ、このＤ型フリッグフロノｆ９３
は上記検出出力を発振回路出力に同期したクロック幅の
りセント・ぐルスとする。Ｄ型フリップフロッグ９４，
９５によって％分周回路としてのジョンソンカウンタが
構成されておシ、この分周カウンタはＮＡＮＤゲート９
６゜９７によってリセットされる。分周カウンタ出力は
データの遷移点の中央にサンプリングクロックがくるよ
うにディレィ回路９８によって遅延される。
を有するジョンソンカウンタを用いたクロック再生回路
の一例を示す回路ブロック図であシ、図中第９図と同等
部分は同一符号によシ示されている。図において、検出
ダート回路９２の検出出力はＤ型フリッグフロソグ９３
のＤ入力となっておシ、このＤ型フリッグフロノｆ９３
は上記検出出力を発振回路出力に同期したクロック幅の
りセント・ぐルスとする。Ｄ型フリップフロッグ９４，
９５によって％分周回路としてのジョンソンカウンタが
構成されておシ、この分周カウンタはＮＡＮＤゲート９
６゜９７によってリセットされる。分周カウンタ出力は
データの遷移点の中央にサンプリングクロックがくるよ
うにディレィ回路９８によって遅延される。
かかる構成のクロック再生回路の動作を、第１４図の動
作タイミングチャートに基づいて説明する。
作タイミングチャートに基づいて説明する。
第１４図において、・母ターン検出前はビット同期がと
れていなくて、分周カウンタ出力及びす／シリングクロ
ックのスライスデータに対する位相は不定である。パタ
ーンが検出されると、検出ダート回路９２の出力（α）
が「０」になり、これがＤ型フリッグフロッグ９３で発
振回路出力をクロックとして読み取られ、リセットパル
ス（ｂ）として出力される。
れていなくて、分周カウンタ出力及びす／シリングクロ
ックのスライスデータに対する位相は不定である。パタ
ーンが検出されると、検出ダート回路９２の出力（α）
が「０」になり、これがＤ型フリッグフロッグ９３で発
振回路出力をクロックとして読み取られ、リセットパル
ス（ｂ）として出力される。
リセットパルス（６）によって分周カウンタの動作は一
旦強制的にリセットされる（第１４図（Ｃ））。ここで
スライスデータに対する分周カウンタ出力（Ｃ）の位相
が決定される。分周カウンタ出力（ｃ）は適切な遅延時
間をもったディレィ回路９８を通って、スライスデータ
の遷移点の中央で立上がるようなサンプリングクロック
（ｄ）となる。
旦強制的にリセットされる（第１４図（Ｃ））。ここで
スライスデータに対する分周カウンタ出力（Ｃ）の位相
が決定される。分周カウンタ出力（ｃ）は適切な遅延時
間をもったディレィ回路９８を通って、スライスデータ
の遷移点の中央で立上がるようなサンプリングクロック
（ｄ）となる。
このようにして、スライスデータとサンプリングクロッ
クの位相が合わされ、ビット同期をとることができる。
クの位相が合わされ、ビット同期をとることができる。
第１３図のクロック再生回路の・やターン検出ダート回
路９２は第９図のものと同じ方式であるので、スライス
レベルがずれた場合もパターン検出が可能であり、ビッ
ト同期をとることができる。従って、ディジタル信号の
記録再生システム或いは伝送システムの再生装置に適用
することによシ、伝送誤シに対して強く、パターンの誤
検出や検出もれの確率を低く抑えることができる。
路９２は第９図のものと同じ方式であるので、スライス
レベルがずれた場合もパターン検出が可能であり、ビッ
ト同期をとることができる。従って、ディジタル信号の
記録再生システム或いは伝送システムの再生装置に適用
することによシ、伝送誤シに対して強く、パターンの誤
検出や検出もれの確率を低く抑えることができる。
効 果
以上説明したように、本発明によるデータ・ぞターン検
出回路によれば、・９タ一ン検出方式であるので、エツ
ジ検出方式と比較してノイズ等に強く、同期はずれの確
率の低いビット同期回路を構成できる。また、従来の・
母ターン検出方式とは異なり、スライスレベルがその最
適値からずれたことによるデー−ティ比の違ったデータ
からもパターン検出が可能であり、かつデータの遷移点
付近が周期的に一致することを監視しているので、誤検
出の確率も低くなる。更に、ＣＩ（、Ｉは文字放送の例
では８サイクルあり、この８サイクルの間データノやタ
ーンを監視し続けることにより、ＣＲＩの一部がノイズ
等によって誤りを生じた場合も他の部分で・ぐターン検
出が可能であり、検出もれの確率も低くすることができ
る。
出回路によれば、・９タ一ン検出方式であるので、エツ
ジ検出方式と比較してノイズ等に強く、同期はずれの確
率の低いビット同期回路を構成できる。また、従来の・
母ターン検出方式とは異なり、スライスレベルがその最
適値からずれたことによるデー−ティ比の違ったデータ
からもパターン検出が可能であり、かつデータの遷移点
付近が周期的に一致することを監視しているので、誤検
出の確率も低くなる。更に、ＣＩ（、Ｉは文字放送の例
では８サイクルあり、この８サイクルの間データノやタ
ーンを監視し続けることにより、ＣＲＩの一部がノイズ
等によって誤りを生じた場合も他の部分で・ぐターン検
出が可能であり、検出もれの確率も低くすることができ
る。
第１図は文字放送受信機の回路ブロック図、第２図はテ
レビ文字多重信号のデータラインの構成図、第３図は従
来のエツジ検出方式におけるクロック再生回路のブロッ
ク図、第４図は第３図の回路動作を説明するためのタイ
ミングチャート図、第５図は従来の・ぐターン検出方式
におけるクロック再生回路のブロック図、第６図は第５
図におけるパターン検出回路の一例の回路図、第７図は
第５図及び第６図の回路動作を説明するだめのタイミン
グチャート図、第８図はスライスレベルがずれた場合の
動作タイミングチャート図、第９図は本発明によるデー
タパターン検出回路の一実施例の回路図、第１Ｏ図は第
９図の回路のスライスレベルが正しい場合の動作タイミ
ングチャート図、第１１図はスライスレベルが上にずれ
た場合の動作タイミングチャート図、第１２図はスライ
スレベルが下にずれた場合の動作タイミングチャート図
、第１３図は本発明の応用例を示す回路図、第１４図は
第１３図の回路動作を説明するためのタイばングチャ−
ト図である。 主要部分の符号の説明 ５・・・ＣＩ（、Ｔ ７・・データスライス回路９・・
・クロック再生回路 ５３．９０・・）４タ一ン検出回
路９１・・・シフトレノスタ ９２・・・検出ダート回
路出願人 パイオニア株式会社 代理人 弁理士藤村元彦 図面の′７７”７’、：’（内容に変更なし）朱 １
図 奉２Ｕｇ！Ｊ ＩＱＩＱ、ｊ０１０／ＤＩυ１０１ＬＪ顛褒回語比η
皿■相且几−−−−−〜−−−−−−−−一−−−−−
−−−チーｑｒぐクーソ １１ ００１）ｆｌｌｌｌｌ
ｌ ００００ Ｉ Ｉ −−−−−−−−−−ｆｄノ １三続ンｔｌｊ正書（方式） １、事件の表示 昭和５９年特６′１願第０６１６４６号２、発明の名称 データパターン検出回路 ３、ン１１１正をづる者 」１イ′１との関係 特許出願人 １１ 所 東京都目黒区目黒１丁目４番１号名 称 （
５０１）パイオニア株式会社４、代理人 〒１０４ 住 所 東京都中央区銀座３丁目１０番９月６、油止の
対象 明１１１ｉ１と図面の浄書７、補正の内容 別紙
添イリのとおり
レビ文字多重信号のデータラインの構成図、第３図は従
来のエツジ検出方式におけるクロック再生回路のブロッ
ク図、第４図は第３図の回路動作を説明するためのタイ
ミングチャート図、第５図は従来の・ぐターン検出方式
におけるクロック再生回路のブロック図、第６図は第５
図におけるパターン検出回路の一例の回路図、第７図は
第５図及び第６図の回路動作を説明するだめのタイミン
グチャート図、第８図はスライスレベルがずれた場合の
動作タイミングチャート図、第９図は本発明によるデー
タパターン検出回路の一実施例の回路図、第１Ｏ図は第
９図の回路のスライスレベルが正しい場合の動作タイミ
ングチャート図、第１１図はスライスレベルが上にずれ
た場合の動作タイミングチャート図、第１２図はスライ
スレベルが下にずれた場合の動作タイミングチャート図
、第１３図は本発明の応用例を示す回路図、第１４図は
第１３図の回路動作を説明するためのタイばングチャ−
ト図である。 主要部分の符号の説明 ５・・・ＣＩ（、Ｔ ７・・データスライス回路９・・
・クロック再生回路 ５３．９０・・）４タ一ン検出回
路９１・・・シフトレノスタ ９２・・・検出ダート回
路出願人 パイオニア株式会社 代理人 弁理士藤村元彦 図面の′７７”７’、：’（内容に変更なし）朱 １
図 奉２Ｕｇ！Ｊ ＩＱＩＱ、ｊ０１０／ＤＩυ１０１ＬＪ顛褒回語比η
皿■相且几−−−−−〜−−−−−−−−一−−−−−
−−−チーｑｒぐクーソ １１ ００１）ｆｌｌｌｌｌ
ｌ ００００ Ｉ Ｉ −−−−−−−−−−ｆｄノ １三続ンｔｌｊ正書（方式） １、事件の表示 昭和５９年特６′１願第０６１６４６号２、発明の名称 データパターン検出回路 ３、ン１１１正をづる者 」１イ′１との関係 特許出願人 １１ 所 東京都目黒区目黒１丁目４番１号名 称 （
５０１）パイオニア株式会社４、代理人 〒１０４ 住 所 東京都中央区銀座３丁目１０番９月６、油止の
対象 明１１１ｉ１と図面の浄書７、補正の内容 別紙
添イリのとおり
Claims (1)
- ディジタル信号を再生処理する再生装置において、前記
再生装置の入力信号を基準電圧値と比較して２値のディ
ジタル信号に変換し、この２値化された特定のデータ／
ＩＰターンを検出するデータパターン検出回路であって
、周期的に繰シ返すデータ・やターンを監視する手段と
、前記データ・母ターンが前記基準電圧値の変動に伴う
データパター７の一定範囲内のずれを許容し得る基準デ
ータ・ぐターンと一致したとき検出出力を発生するケ゛
−ト回路とを備えたことを特徴とするデータパターン検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6164684A JPS60206286A (ja) | 1984-03-29 | 1984-03-29 | デ−タパタ−ン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6164684A JPS60206286A (ja) | 1984-03-29 | 1984-03-29 | デ−タパタ−ン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206286A true JPS60206286A (ja) | 1985-10-17 |
Family
ID=13177189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6164684A Pending JPS60206286A (ja) | 1984-03-29 | 1984-03-29 | デ−タパタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206286A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992017029A1 (en) * | 1991-03-25 | 1992-10-01 | Matsushita Electric Industrial Co., Ltd. | Circuit for slicing data |
| JPH07502422A (ja) * | 1991-10-03 | 1995-03-16 | メディカル ウェイスト テック、インコーポレイテッド | 廃棄物資材を生物学的に中性化する装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456719A (en) * | 1977-10-14 | 1979-05-08 | Nippon Hoso Kyokai <Nhk> | Detection system for code signal featuring specified pattern |
| JPS59284A (ja) * | 1982-06-25 | 1984-01-05 | Mitsubishi Electric Corp | 文字放送のフレ−ミングコ−ド検出装置 |
-
1984
- 1984-03-29 JP JP6164684A patent/JPS60206286A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456719A (en) * | 1977-10-14 | 1979-05-08 | Nippon Hoso Kyokai <Nhk> | Detection system for code signal featuring specified pattern |
| JPS59284A (ja) * | 1982-06-25 | 1984-01-05 | Mitsubishi Electric Corp | 文字放送のフレ−ミングコ−ド検出装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992017029A1 (en) * | 1991-03-25 | 1992-10-01 | Matsushita Electric Industrial Co., Ltd. | Circuit for slicing data |
| US5469091A (en) * | 1991-03-25 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd.K | Data slice circuit |
| JPH07502422A (ja) * | 1991-10-03 | 1995-03-16 | メディカル ウェイスト テック、インコーポレイテッド | 廃棄物資材を生物学的に中性化する装置 |
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