JPS60205644A - メモリアドレス拡張方式 - Google Patents
メモリアドレス拡張方式Info
- Publication number
- JPS60205644A JPS60205644A JP5964384A JP5964384A JPS60205644A JP S60205644 A JPS60205644 A JP S60205644A JP 5964384 A JP5964384 A JP 5964384A JP 5964384 A JP5964384 A JP 5964384A JP S60205644 A JPS60205644 A JP S60205644A
- Authority
- JP
- Japan
- Prior art keywords
- slot
- page
- register
- primary
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、マイクロプロセッサの複合機能化に係り、特
にメモリアドレス拡張方式に関する。
にメモリアドレス拡張方式に関する。
［背景技術］
従来、小型電子計算機やパーソナルコンピュータ等には
、８ビツトマイクロプロセツサが多く使用されているが
、８０８５および７８０等のマイクロプロセッサ（以下
ｒｃＰＬＪＪという）は、１６本のアドレスラインを有
し、最大６４にバイトまでのメモリアクセスが可能であ
る。ところがＣＰＵを組みこんだ装置の高機能化に伴い
、メモリ容量が増大して６４にバイトを越えるようにな
っている。したがって、この場合、１６本のアドレスラ
インのままでは、大容量のメモリ総てをアクセスするこ
とができない。これを解決するためには、第１図に示す
メモリアドレス拡張方式が採用されている。
、８ビツトマイクロプロセツサが多く使用されているが
、８０８５および７８０等のマイクロプロセッサ（以下
ｒｃＰＬＪＪという）は、１６本のアドレスラインを有
し、最大６４にバイトまでのメモリアクセスが可能であ
る。ところがＣＰＵを組みこんだ装置の高機能化に伴い
、メモリ容量が増大して６４にバイトを越えるようにな
っている。したがって、この場合、１６本のアドレスラ
インのままでは、大容量のメモリ総てをアクセスするこ
とができない。これを解決するためには、第１図に示す
メモリアドレス拡張方式が採用されている。
図中、４ピツトを出力するページレジスタ２を設け、こ
のページレジスタ２の４ビツト出ツノを、それぞれアド
レスラインＡ１６〜Ａ１９に対応させることにより、ア
ドレスラインの数を２０本に増やす。これによって、メ
モリアクセスできる量が１６倍になり、１Ｍバイトまで
メモリアクセスを拡張できる。そして、この１Ｍバイト
を１６に分割し、その分割された１単位である６４にバ
イトを１ページとして取り扱う。上記従来のメモリアド
レス拡張方式におりるスロツＩ−管理用テーブルフォー
マットを、第２図に示しである。
のページレジスタ２の４ビツト出ツノを、それぞれアド
レスラインＡ１６〜Ａ１９に対応させることにより、ア
ドレスラインの数を２０本に増やす。これによって、メ
モリアクセスできる量が１６倍になり、１Ｍバイトまで
メモリアクセスを拡張できる。そして、この１Ｍバイト
を１６に分割し、その分割された１単位である６４にバ
イトを１ページとして取り扱う。上記従来のメモリアド
レス拡張方式におりるスロツＩ−管理用テーブルフォー
マットを、第２図に示しである。
［背景技術の問題点］
上記従来のメモリアドレス拡張方式は、簡単ではあるが
ソフトウェア上のメモリ管理が煩雑であるという問題が
あり、また、オプションとして、メモリの一部にＲＯＭ
カートリッジを挿入した場合に、そのＲＯＭの制御を円
滑に行なうことが困難であるという問題がある。一方、
ＬＳＩ技術の進歩によって、ＣＰＵとその周辺回路素子
とを１つのＩＣパッケージに組み込んだ複合機能ＣＰＵ
が使用されるようになり、小構成システム／大構成シス
テムなどの種々のシステムにおいてミ共通して使用でき
るメモリアドレス拡張方式が必要になっている。
ソフトウェア上のメモリ管理が煩雑であるという問題が
あり、また、オプションとして、メモリの一部にＲＯＭ
カートリッジを挿入した場合に、そのＲＯＭの制御を円
滑に行なうことが困難であるという問題がある。一方、
ＬＳＩ技術の進歩によって、ＣＰＵとその周辺回路素子
とを１つのＩＣパッケージに組み込んだ複合機能ＣＰＵ
が使用されるようになり、小構成システム／大構成シス
テムなどの種々のシステムにおいてミ共通して使用でき
るメモリアドレス拡張方式が必要になっている。
［発明の目的１
本発明は、上記従来方式の問題点に着目してなされたも
ので、ソフトウェア上のメモリ管理を容易にできるよう
にするとともに、ＲＯＭカートリッジを挿入した場合に
その制御を円滑に実行できるようにし、また、小構成シ
ステム／人構成システムなどの種々のシステムにおいて
共通して使用できるメモリアドレス拡張方式を提供する
ことを目的とするものである。
ので、ソフトウェア上のメモリ管理を容易にできるよう
にするとともに、ＲＯＭカートリッジを挿入した場合に
その制御を円滑に実行できるようにし、また、小構成シ
ステム／人構成システムなどの種々のシステムにおいて
共通して使用できるメモリアドレス拡張方式を提供する
ことを目的とするものである。
［発明の概要１
本発明は、メモリアドレス空間の１６にバイトを一単位
としてページを設定し、このページ４つを一単位として
プライマリ−スロットを設定し、このプライマリ−スロ
ット４つを一単位としてセカンダリ−スロット□を設定
可能にし、そのページ毎に、使用すべきスロットを指定
するようにしたものである。
としてページを設定し、このページ４つを一単位として
プライマリ−スロットを設定し、このプライマリ−スロ
ット４つを一単位としてセカンダリ−スロット□を設定
可能にし、そのページ毎に、使用すべきスロットを指定
するようにしたものである。
［発明の実施例］
まず、実施例において、メモリアドレス空間の１６にバ
イトを一単位としてページを設定し、このページ４つ（
ページ０〜３）を一単位としてプライマリ−スロットを
設定し、このプライマリ−スロット４つ（プライマリ−
スロット＃０〜＃３）を一単位としてセカンダリ−スロ
ットを設定する。
イトを一単位としてページを設定し、このページ４つ（
ページ０〜３）を一単位としてプライマリ−スロットを
設定し、このプライマリ−スロット４つ（プライマリ−
スロット＃０〜＃３）を一単位としてセカンダリ−スロ
ットを設定する。
このセカンダリ−スロットは、プライマリ−スロット＃
０に対し、＃０１〜＃０３まで４つ存在する。
０に対し、＃０１〜＃０３まで４つ存在する。
第３図は、上記スロットを選択するためのスロットセレ
クト信号発生回路を示すブロック図である。
クト信号発生回路を示すブロック図である。
このスロットセレクト信号発生回路は、本発明の特徴で
あるスロット制御に必要な回路である。
あるスロット制御に必要な回路である。
図中、ＣＰＵ （２８０）１０は、８ピツトマイクロプ
ロセツサであり、アドレス、データ、］］ントＤ−ルバ
スライン１を介して、各種信号の送受を行なう。
ロセツサであり、アドレス、データ、］］ントＤ−ルバ
スライン１を介して、各種信号の送受を行なう。
プライマリ−スロット拡張回路１２は、４つのプライマ
リ−スロット＃０〜＃３から１つを選択するものであり
、プライマリースロン１−＃０用のセカンダリ−スロッ
ト拡張回路１３は、４つのセカンダリ−スロット＃００
〜＃０３から１つを選択するものである。これらプライ
マリ−スロット拡張回路１２とプライマリ−スロワ１〜
＃０用のレカンダリースロット拡張回路１３とは、複合
化によって、ＣＰＬＪＩＯとともに１つのパッケージに
組み込まれている。
リ−スロット＃０〜＃３から１つを選択するものであり
、プライマリースロン１−＃０用のセカンダリ−スロッ
ト拡張回路１３は、４つのセカンダリ−スロット＃００
〜＃０３から１つを選択するものである。これらプライ
マリ−スロット拡張回路１２とプライマリ−スロワ１〜
＃０用のレカンダリースロット拡張回路１３とは、複合
化によって、ＣＰＬＪＩＯとともに１つのパッケージに
組み込まれている。
プライマリ−スロット拡張回路１２は、プライマリ−ス
ロット拡張レジスタ１４と、ベージセレクタ１５と、ス
ロットデコーダ１６とを有する。
ロット拡張レジスタ１４と、ベージセレクタ１５と、ス
ロットデコーダ１６とを有する。
プライマリ−スロット拡張レジスタ１４は、ＣＰｔＪｌ
ｏから送られるプライマリ−スロット拡張データを保持
するものである。ページセレクタ１５は、所定のベージ
を選択するものであり、スロットデコーダ１６は、プラ
イマリ−スロットセレクト信号＃０〜＃３を発生するも
のである。
ｏから送られるプライマリ−スロット拡張データを保持
するものである。ページセレクタ１５は、所定のベージ
を選択するものであり、スロットデコーダ１６は、プラ
イマリ−スロットセレクト信号＃０〜＃３を発生するも
のである。
プライマリ−スロット＃Ｏ用のセカンダリ−スロット拡
張回路１３は、セカンダリ−スロット拡張レジスタ２１
と、セカンダリ−スロット拡張バッファゲート２０と、
ＡＮＤゲート１７．１８゜１９と、プライマリ−スロッ
ト＃０用のページセレクタ２２と、プライマリ−スロッ
ト＃０用のデコーダ２３とを有する。
張回路１３は、セカンダリ−スロット拡張レジスタ２１
と、セカンダリ−スロット拡張バッファゲート２０と、
ＡＮＤゲート１７．１８゜１９と、プライマリ−スロッ
ト＃０用のページセレクタ２２と、プライマリ−スロッ
ト＃０用のデコーダ２３とを有する。
セカンダリ−スロット拡張用レジスタ２１は、セカンダ
リ−スロット拡張データを保持するものである。セカン
ダリ−スロット拡張バッファゲート２０は、セカンダリ
−スロット拡張用レジスタ２１におけるセカンダリ−ス
ロット拡張データを読みとるもであり、ＡＮＤゲート１
７．１８．１９は、バッファゲート２０とセカンダリ−
スロット拡張レジスタ２１とのライト／リードを制御す
るものである。また、プライマリ−スロット＃０用のペ
ージセレクタ２２は、各ベージに対応するセカンダリ−
スロット番号を選択するものであり、セカンダリ−スロ
ット拡張レジスタ２３は、セカンダリ−スロットセレク
ト信号＃００〜＃０３を発生するものである。
リ−スロット拡張データを保持するものである。セカン
ダリ−スロット拡張バッファゲート２０は、セカンダリ
−スロット拡張用レジスタ２１におけるセカンダリ−ス
ロット拡張データを読みとるもであり、ＡＮＤゲート１
７．１８．１９は、バッファゲート２０とセカンダリ−
スロット拡張レジスタ２１とのライト／リードを制御す
るものである。また、プライマリ−スロット＃０用のペ
ージセレクタ２２は、各ベージに対応するセカンダリ−
スロット番号を選択するものであり、セカンダリ−スロ
ット拡張レジスタ２３は、セカンダリ−スロットセレク
ト信号＃００〜＃０３を発生するものである。
次に、上記実施例の動作について説明する。
第４図は、ベージ構成を示す図である。
ｃｐｕｉｏのメモリ空間６４にバイトは、それぞれ１６
にバイトを単位とするベージ０〜３で構成されている。
にバイトを単位とするベージ０〜３で構成されている。
ずなわち、ＣＰＵ１０のメモリアドレス空間６４にバイ
トは、それぞれ１６にバイトを単位とするベージ０ （
ＯＯＯＯＨ〜３ＦＦＦＦＨ番地）、ベージ１ （４００
０８〜７ Ｆ Ｆ Ｆ Ｆ １１番地）、ベージ２ （
８０００Ｈ−ＢＦＦＦＨ番地）、ベージ３ （ＣＯＯＯ
Ｈ〜Ｆ Ｉ：ＦトＨ番地）に分割されている。また、プ
ライマリ−スロット拡張レジスタ１４によって、６４に
バイトを単位とする４つのプライマリ−スロット＃０〜
＃４に拡張され、メモリアドレス空間は、６４にバイト
Ｘ４＝２５６にバイトとなる。
トは、それぞれ１６にバイトを単位とするベージ０ （
ＯＯＯＯＨ〜３ＦＦＦＦＨ番地）、ベージ１ （４００
０８〜７ Ｆ Ｆ Ｆ Ｆ １１番地）、ベージ２ （
８０００Ｈ−ＢＦＦＦＨ番地）、ベージ３ （ＣＯＯＯ
Ｈ〜Ｆ Ｉ：ＦトＨ番地）に分割されている。また、プ
ライマリ−スロット拡張レジスタ１４によって、６４に
バイトを単位とする４つのプライマリ−スロット＃０〜
＃４に拡張され、メモリアドレス空間は、６４にバイト
Ｘ４＝２５６にバイトとなる。
各プライマリ−スロット＃０〜＃４は、セカンダリ−ス
ロット拡張レジスタ２１によって、それぞれ４つのセカ
ンダリ−スロットに拡張することが可能である。したが
って、最大構成では６４にバイトＸ４Ｘ４＝ＩＭバイト
までアドレス空間を拡張することができる。
ロット拡張レジスタ２１によって、それぞれ４つのセカ
ンダリ−スロットに拡張することが可能である。したが
って、最大構成では６４にバイトＸ４Ｘ４＝ＩＭバイト
までアドレス空間を拡張することができる。
第６図は、プライマリ−スロット拡張レジスタ１４のフ
ォーマットを示す図である。
ォーマットを示す図である。
この図において、プライマリ−スロット拡張レジスタ１
４のビットｏ、ｉは、ＣＰＵｌ０のメモリアドレス空間
のベージＯ（ＯＯＯＯＨ〜３ＦＦＦＨ番地）を、４つの
プライマリ−スロット＃Ｏ〜＃３のうちのどれを割り当
てるかを指定するものである。つまり、たとえば、その
ビットＯ＝「０」、ビット１＝ｒＯＪの場合には、プラ
イマリ−スロット＃０のベージ０が使用される。同様に
、上記例において、ベージ１はプライマリ−スロット＃
１のベージ１が指定され、ベージ２はプライマリ−スロ
ット＃３のベージ２が指定され、ベージ３はプライマリ
−スロット＃２のベージ３が指定される。
４のビットｏ、ｉは、ＣＰＵｌ０のメモリアドレス空間
のベージＯ（ＯＯＯＯＨ〜３ＦＦＦＨ番地）を、４つの
プライマリ−スロット＃Ｏ〜＃３のうちのどれを割り当
てるかを指定するものである。つまり、たとえば、その
ビットＯ＝「０」、ビット１＝ｒＯＪの場合には、プラ
イマリ−スロット＃０のベージ０が使用される。同様に
、上記例において、ベージ１はプライマリ−スロット＃
１のベージ１が指定され、ベージ２はプライマリ−スロ
ット＃３のベージ２が指定され、ベージ３はプライマリ
−スロット＃２のベージ３が指定される。
ずなちわ、ＣＰＵ１０は、プライマリ−スロットごとに
指定するのではなく、各ベージ毎に、どのプライマリ−
スロット（＃０〜＃３）の該当ベージを使用するかを、
指定することができる。したがって、プログラム作成に
とって、大変使用し易いメモリアドレス拡張方式である
。
指定するのではなく、各ベージ毎に、どのプライマリ−
スロット（＃０〜＃３）の該当ベージを使用するかを、
指定することができる。したがって、プログラム作成に
とって、大変使用し易いメモリアドレス拡張方式である
。
プライマリ−スロット＃０のＦＦＦＦＬｔｉ地に、セカ
ンダリ−スロット拡張レジスタ２１が設けられている。
ンダリ−スロット拡張レジスタ２１が設けられている。
また、プライマリ−スロット＃１〜＃３のそれぞれのＦ
１＝ＦＦＨ番地にも、セカンダリ−スロット拡張レジス
タを持つことができる。もし、セカンダリ−スロットの
拡張が不要な場合には、セカンダリ−スロット拡張レジ
スタは組み込まれず、そのプライマリ−スロットのＦＦ
ＦＦＨ番地は通常のメモリとして使用される。
１＝ＦＦＨ番地にも、セカンダリ−スロット拡張レジス
タを持つことができる。もし、セカンダリ−スロットの
拡張が不要な場合には、セカンダリ−スロット拡張レジ
スタは組み込まれず、そのプライマリ−スロットのＦＦ
ＦＦＨ番地は通常のメモリとして使用される。
第７図は、セカンダリ−スロット拡張レジスタ２１のフ
ォーマットを示す図である。
ォーマットを示す図である。
この図において、セカンダリ−スロット拡張レジスタ２
１のビット０．１は、４つのセカンダリ−スロット＃０
０〜＃１１のどれに、ｃｐｕｉ。
１のビット０．１は、４つのセカンダリ−スロット＃０
０〜＃１１のどれに、ｃｐｕｉ。
のメモリアドレス空間のベージ０（００００１−（〜３
Ｆ Ｆ Ｆ Ｈ番地）を割り当てるかを指定するもの
である。そのビットＯ＝ ｒＯＪ 、ビット１＝４０Ｊ
の場合には、たとえば、セカンダリ−スロット＃００の
ベージ０が指定される。同様に、ビット２゜３の内容に
応じてベージ１のセカンダリ−スロットが指定され、ビ
ット４．５の内容に応じてベージ２のセカンダリ−スロ
ットが指定され、ビット６．７の内容に応じてベージ３
のセカンダリ−スロットが指定される。
Ｆ Ｆ Ｆ Ｈ番地）を割り当てるかを指定するもの
である。そのビットＯ＝ ｒＯＪ 、ビット１＝４０Ｊ
の場合には、たとえば、セカンダリ−スロット＃００の
ベージ０が指定される。同様に、ビット２゜３の内容に
応じてベージ１のセカンダリ−スロットが指定され、ビ
ット４．５の内容に応じてベージ２のセカンダリ−スロ
ットが指定され、ビット６．７の内容に応じてベージ３
のセカンダリ−スロットが指定される。
第５図は、上記実施例の動作の一例を示す図である。
第５図の構成では、プライマリースＯツｌ−＃ ０ 。
＃１．＃３は、それぞれセカンダリ−スロット拡張レジ
スタを備えているとし、それぞれ４つのセカンダリ−ス
ロットに拡張されている。しかしプライマリ−スロット
＃２は、プライマリ−スロット＃２のみで構成され、セ
カンダリ−スロットは存在しない。
スタを備えているとし、それぞれ４つのセカンダリ−ス
ロットに拡張されている。しかしプライマリ−スロット
＃２は、プライマリ−スロット＃２のみで構成され、セ
カンダリ−スロットは存在しない。
第５図の場合、プライマリ−スロット拡張レジスタのデ
ータは、ｒｌｏｌｌｏｌｏｏＪとしであるので、各ベー
ジは、次のように指定される。
ータは、ｒｌｏｌｌｏｌｏｏＪとしであるので、各ベー
ジは、次のように指定される。
ベージ０は、プライマリ−スロット＃０ページ１は、プ
ライマリ−スロット付１ページ２は、プライマリ−スロ
ット＃３ベージ３は、プライマリ−スロット＃２プライ
マリースロット＃Ｏ，＃１．＃３は、セカンダリ−スロ
ット拡張レジスタを備えているので、各セカンダリ−ス
ロット拡張レジスタのデータに従って、次のように指定
される。寸なわら、プライマリ−スロット＃０に指定さ
れたベージＯはセカンダリ−スロット＃００に指定され
、プライマリ−スロット＃１に指定されたベージ１はセ
カンダリ−スロット＃１１に指定され、プライマリ−ス
ロット＃３に指定されたベージ２はセカンダリ−スロッ
ト＃３２に指定される。
ライマリ−スロット付１ページ２は、プライマリ−スロ
ット＃３ベージ３は、プライマリ−スロット＃２プライ
マリースロット＃Ｏ，＃１．＃３は、セカンダリ−スロ
ット拡張レジスタを備えているので、各セカンダリ−ス
ロット拡張レジスタのデータに従って、次のように指定
される。寸なわら、プライマリ−スロット＃０に指定さ
れたベージＯはセカンダリ−スロット＃００に指定され
、プライマリ−スロット＃１に指定されたベージ１はセ
カンダリ−スロット＃１１に指定され、プライマリ−ス
ロット＃３に指定されたベージ２はセカンダリ−スロッ
ト＃３２に指定される。
したがって、最終的なベージとスロットとの指定は、次
のようになる。つまり、ベージＯはセカンダリ−スロッ
ト＃００のベージ０１ベージ１はセカンダリ−スロット
＃１１のベージ１、ベージ２はプライマリース［ｌット
＃２のベージ２、ベージ３はセカンダリースロッｌ−＃
３２のベージ３となる。ＣＰＵ１０は、上記プライマ
リ−スロット拡張レジスタおよび上記セカンダリ−スロ
ット拡張レジスタのデータを再設定することができ、こ
れによって、使用スロットを自由に変更できるという利
点がある。
のようになる。つまり、ベージＯはセカンダリ−スロッ
ト＃００のベージ０１ベージ１はセカンダリ−スロット
＃１１のベージ１、ベージ２はプライマリース［ｌット
＃２のベージ２、ベージ３はセカンダリースロッｌ−＃
３２のベージ３となる。ＣＰＵ１０は、上記プライマ
リ−スロット拡張レジスタおよび上記セカンダリ−スロ
ット拡張レジスタのデータを再設定することができ、こ
れによって、使用スロットを自由に変更できるという利
点がある。
次に、第３図に基づいて、スロット指定に必要なスロッ
トセレクト信号発生回路の動作について説明１“る。
トセレクト信号発生回路の動作について説明１“る。
第３図において、プライマリ−スロット拡張回路１２と
、プライマリ−スロット＃０用のセカンダリ−スロット
拡張回路１３とは、ＣＰＵ１０と同一パッケージに組み
込まれている。プライマリ−スロット＃１〜＃３におい
て、セカンダリースロットの拡張が必要な場合には、外
部に同様の回路を付加することににって、メモリアドレ
スの拡張が可能となる。
、プライマリ−スロット＃０用のセカンダリ−スロット
拡張回路１３とは、ＣＰＵ１０と同一パッケージに組み
込まれている。プライマリ−スロット＃１〜＃３におい
て、セカンダリースロットの拡張が必要な場合には、外
部に同様の回路を付加することににって、メモリアドレ
スの拡張が可能となる。
ＣＰＵ１０は、プライマリ−スロット拡張データをデー
タライン（ＤＡＴ、ＡＯ−ＤＡＴＡ７）に出力し、Ｉ１
０アドレスＡ８Ｈに対してＯＵＴ命令を実行する。
タライン（ＤＡＴ、ＡＯ−ＤＡＴＡ７）に出力し、Ｉ１
０アドレスＡ８Ｈに対してＯＵＴ命令を実行する。
＼８、
Ｉ１０ライトストローブ信号が出力されてデータライン
（ＤＡＴＥＯ〜ＤＡＴＥ７）上の出力データが、プライ
マリース白ット拡張レジスタ１４にセットされる。プラ
イマリ−スロット拡張レジスタ１４の出力８ビツトは、
ページセレクタ１５に入力される。ページセレクタ１５
は、ＣＰＬＩ １０のアドレスラインの上位２本（ＡＤ
Ｒ１５、ＡＤＲ１４）の信号に基づいて、ＣＰＬｌｌｏ
が現在アクセスしようとしているページを検出するとと
もに、その検出されたページに対応するブライマイリー
スロット拡張レジスタのデータに基づいて、データライ
ン２本を選択する。
（ＤＡＴＥＯ〜ＤＡＴＥ７）上の出力データが、プライ
マリース白ット拡張レジスタ１４にセットされる。プラ
イマリ−スロット拡張レジスタ１４の出力８ビツトは、
ページセレクタ１５に入力される。ページセレクタ１５
は、ＣＰＬＩ １０のアドレスラインの上位２本（ＡＤ
Ｒ１５、ＡＤＲ１４）の信号に基づいて、ＣＰＬｌｌｏ
が現在アクセスしようとしているページを検出するとと
もに、その検出されたページに対応するブライマイリー
スロット拡張レジスタのデータに基づいて、データライ
ン２本を選択する。
検出されたページがページ０の場合には、プライマリー
スロフト拡張レジスタのピット０．１が示す内容に基づ
いて、所定のデータラインが選択される。ページセレク
タ１５の出力は、スロットデコーダ１６に入力される。
スロフト拡張レジスタのピット０．１が示す内容に基づ
いて、所定のデータラインが選択される。ページセレク
タ１５の出力は、スロットデコーダ１６に入力される。
スロットデコーダ１６は、その入力信号に応じて、プラ
イマリ−スロットセレクト信号＃０〜＃３のうち、１つ
が発生する。すなわち、もし、ページセレクタ１５の出
力がｆＬＯＷＪ、ｒＬＯＷＪの場合、プライマリ−スロ
ットセレクト信号信号が「ＬＯＷ」となり、プライマリ
−スロット＃０が指定される。
イマリ−スロットセレクト信号＃０〜＃３のうち、１つ
が発生する。すなわち、もし、ページセレクタ１５の出
力がｆＬＯＷＪ、ｒＬＯＷＪの場合、プライマリ−スロ
ットセレクト信号信号が「ＬＯＷ」となり、プライマリ
−スロット＃０が指定される。
ＣＰＬＩ １０は、プライマリ−スロット＃０用のセカ
ンダリ−スロット拡張データを、データライン（ＤＡＴ
ＡＯ〜ＤＡＴＡ７）に出力し、メモリアドレスＦ Ｆ
Ｆ Ｆ ｌ−１番地に対してライト命令を実行する。こ
の場合、予め、ページ３ （ＦＦＦＦＨＦＦＦＦ番地る
ページ）のスロット番号を＃０に設定しておく。これに
よって、ブライリマリースロット拡張回路１２からプラ
イマリ−スロットセレクト信号＃０が出力され、ＡＮＤ
ゲート１７からはＦＦＦＦ番地へのアクセス信号が出力
され、メモリライトストローブ信号と共にＡＮＤゲート
１９においてセカンダリ−スロット拡張レジスタのライ
トストローブ信号が作成され、このライトストローブ信
号によってデータライン上のヒカンダリースロット拡張
データがセカンダリ−スロット拡張レジスタ２１にセッ
トされる。
ンダリ−スロット拡張データを、データライン（ＤＡＴ
ＡＯ〜ＤＡＴＡ７）に出力し、メモリアドレスＦ Ｆ
Ｆ Ｆ ｌ−１番地に対してライト命令を実行する。こ
の場合、予め、ページ３ （ＦＦＦＦＨＦＦＦＦ番地る
ページ）のスロット番号を＃０に設定しておく。これに
よって、ブライリマリースロット拡張回路１２からプラ
イマリ−スロットセレクト信号＃０が出力され、ＡＮＤ
ゲート１７からはＦＦＦＦ番地へのアクセス信号が出力
され、メモリライトストローブ信号と共にＡＮＤゲート
１９においてセカンダリ−スロット拡張レジスタのライ
トストローブ信号が作成され、このライトストローブ信
号によってデータライン上のヒカンダリースロット拡張
データがセカンダリ−スロット拡張レジスタ２１にセッ
トされる。
セカンダリ−スロット拡張レジスタ２１の出力８ビツト
は、プライマリ−スロット＃０用のページセレクタ２２
に入力される。プライマリ−スロット＃０用のページセ
レクタ２２は、ＣＰＬＪｌｏのアドレスラインの上位２
本（ＡＤＲ１５、ＡＤＲ１４）の信号に基づいて、ＣＰ
Ｕｌ０が現在アクセスしようとしているページを検出し
、その検出されたページに対応するセカンダリ−スロッ
ト拡張レジスタ２１からのデータライン２本を選択する
。つまり、検出されたページがページ０の場合には、セ
カンダリ−スロット拡張レジスタ２１のピット０．１に
基づいて、所定のデータラインが選択される。
は、プライマリ−スロット＃０用のページセレクタ２２
に入力される。プライマリ−スロット＃０用のページセ
レクタ２２は、ＣＰＬＪｌｏのアドレスラインの上位２
本（ＡＤＲ１５、ＡＤＲ１４）の信号に基づいて、ＣＰ
Ｕｌ０が現在アクセスしようとしているページを検出し
、その検出されたページに対応するセカンダリ−スロッ
ト拡張レジスタ２１からのデータライン２本を選択する
。つまり、検出されたページがページ０の場合には、セ
カンダリ−スロット拡張レジスタ２１のピット０．１に
基づいて、所定のデータラインが選択される。
プライマリ−スロット＃０用のページセレクタ２２の出
力は、プライマリ−スロット＃０用のデコーダ２３によ
ってデコードされ、セカンダリ−スロットセレクト信号
＃００〜＃０３が作成される。プライマリ−スロット＃
０用のページセレクタ２２の出力がｒＬＯＷＪ、ｒＬＯ
ＷＪ＋７）場合には、セカンダリ−スロットセレクト信
号＃００がｒＬＯＷＪとなり、セカンダリ−スロット＃
００が指定される。
力は、プライマリ−スロット＃０用のデコーダ２３によ
ってデコードされ、セカンダリ−スロットセレクト信号
＃００〜＃０３が作成される。プライマリ−スロット＃
０用のページセレクタ２２の出力がｒＬＯＷＪ、ｒＬＯ
ＷＪ＋７）場合には、セカンダリ−スロットセレクト信
号＃００がｒＬＯＷＪとなり、セカンダリ−スロット＃
００が指定される。
ＣＰＵ１０は、メモリアドレスＦ Ｆ Ｆ Ｆ Ｈ番地
をアクセスすることによって、セカンダリ−スロット拡
張レジスタ２１に設定したセカンダリ−スロット拡張デ
ータを、セカンダリ−スロット拡張バッファゲート２０
を介して読み取ることができる。ただし、その読み取り
データは、セカンダリ−スロット拡張バッファゲート２
ｏによって、極性が反転されるので、書き込みデータに
対して補数データとなる。この機能は、セカンダリ−ス
ロット拡張回路が組み込まれているが否かの情報をソフ
トウェアが調べるために使用される。すなわち、ソフト
ウェアのスロット管理ルーヂンは、各プライマリ−スロ
ットのＦ Ｆ Ｆ Ｆ Ｈ番地をライト／リードするこ
とによって、セカンダリ−スロットの有無をチェックし
、装置全体のスロット構成を把握する。
をアクセスすることによって、セカンダリ−スロット拡
張レジスタ２１に設定したセカンダリ−スロット拡張デ
ータを、セカンダリ−スロット拡張バッファゲート２０
を介して読み取ることができる。ただし、その読み取り
データは、セカンダリ−スロット拡張バッファゲート２
ｏによって、極性が反転されるので、書き込みデータに
対して補数データとなる。この機能は、セカンダリ−ス
ロット拡張回路が組み込まれているが否かの情報をソフ
トウェアが調べるために使用される。すなわち、ソフト
ウェアのスロット管理ルーヂンは、各プライマリ−スロ
ットのＦ Ｆ Ｆ Ｆ Ｈ番地をライト／リードするこ
とによって、セカンダリ−スロットの有無をチェックし
、装置全体のスロット構成を把握する。
アプリケーション用拡張ＲＯＭパッケージあるいは増設
ＲＡＭ等は、各スロットのページを単位として組み込ま
れる。したがって、スロット管理プログラムは、第８図
に示すスロット管理テーブルをチェックすることによっ
て、ＲＯＭパッケージの内容を把握し、またＲＡＭの場
合はライト／リードを行なうことによって、ＲＡＭの有
無を把握する。
ＲＡＭ等は、各スロットのページを単位として組み込ま
れる。したがって、スロット管理プログラムは、第８図
に示すスロット管理テーブルをチェックすることによっ
て、ＲＯＭパッケージの内容を把握し、またＲＡＭの場
合はライト／リードを行なうことによって、ＲＡＭの有
無を把握する。
上記スロット管理テーブルの内容は、ＩＤ、ＩＮ ＩＴ
、ＳＴＡＴＥＭＥＮＴ、ＤＥＶ Ｉ ＣＥの各ポインタ
が定程される。
、ＳＴＡＴＥＭＥＮＴ、ＤＥＶ Ｉ ＣＥの各ポインタ
が定程される。
まずスロット管理プログラムは各ページのＩＤを最初に
、読み、予期される値が入っているかどうか見る。
、読み、予期される値が入っているかどうか見る。
予期しないものであれば、そのシステム以外のデータま
たはプログラムであると判断する。ＩＮＩＴは初期化ル
ーチンのポインタであり、このＲＯＭパッケージの実行
に先行して必要な処理プログラムの開始アドレスを示す
。初期過ルーチンが必要ない場合０を書いておけば管理
プログラムは、初期化処理をせずに次の処理に移る。Ｓ
Ｔ Ａ Ｔ ＥＭＥＮＴポインタはＲＯＭパッケージ
中のＳＴＡＴＥＭＥＮＴプログラムの先頭番地を示す。
たはプログラムであると判断する。ＩＮＩＴは初期化ル
ーチンのポインタであり、このＲＯＭパッケージの実行
に先行して必要な処理プログラムの開始アドレスを示す
。初期過ルーチンが必要ない場合０を書いておけば管理
プログラムは、初期化処理をせずに次の処理に移る。Ｓ
Ｔ Ａ Ｔ ＥＭＥＮＴポインタはＲＯＭパッケージ
中のＳＴＡＴＥＭＥＮＴプログラムの先頭番地を示す。
ＤＥＶＩＣＥポインタはＲＯＭパッケージ中のＤＥＶＩ
ＣＥプログラムの先頭番地を示す。これらのプログラム
はアプリケーションプログラムめ要求に応じてスロット
管理プログラムよりシルテムコールされる。
ＣＥプログラムの先頭番地を示す。これらのプログラム
はアプリケーションプログラムめ要求に応じてスロット
管理プログラムよりシルテムコールされる。
これらのヘッダーは管理プログラムとの約束のもとに、
ポインタの種類を拡張することができるので、システム
の要求に応じて設定することができる。
ポインタの種類を拡張することができるので、システム
の要求に応じて設定することができる。
［発明の効果］
上記のように、本発明は、ソフトウェア上のメモリ管理
を容易にすることができるとともに、ＲＯＭカートリッ
ジを押入した場合に、その制御を円滑に実行でき、また
、小構成システム／大構成システムなどの種々のシステ
ムにおいて、共通したメモリ拡張方式を使用できるとい
う効果を有する。
を容易にすることができるとともに、ＲＯＭカートリッ
ジを押入した場合に、その制御を円滑に実行でき、また
、小構成システム／大構成システムなどの種々のシステ
ムにおいて、共通したメモリ拡張方式を使用できるとい
う効果を有する。
第１図は従来のメモリアドレス拡張方式を示すブロック
図、第２図は従来のメモリアドレス拡張方式におけるス
ロット管理用テーブルフォーマットを示す図、第３図は
本発明の一実施例を示す図であり、スロットセレクト信
号発生回路を示す図、第４図はページ構成を示す図、第
５図はプライマリ−スロット／セカンダリ−スロットの
使用例を示す図、第６図はプライマリ−スロット拡張レ
ジスタのフォーマットを示す図、第７図はセカンダリ−
スロット拡張レジスタのフォーマットを示す図、第８図
はスロット管理用テーブルフォーマットを示す図である
。 １０・・・ＣＰＵ１１２・・・プライマリ−スロット拡
張回路、１３・・・プライマリ−スロット＃０用のセカ
ンダリ−スロット拡張回路、１４・・・プライマリ−ス
ロット拡張レジスタ、１５川ページセレクタ、１６・・
・スロットデコーダ、１７，１８．１９・・・ＡＮＤゲ
ート、２０・・・セカンダリ−スロット拡張バッファゲ
ート、２１・・・セカンダリースロツＩ・拡張レジスタ
、２２・・・プライマリ−スロット＃０用のページセレ
クタ、２３・・・プライマリ−スロット＃０用のデコー
ダ。 第４図 ＣＰＬＩＩＯの メ℃す・了ドしス （４Ｆ地） 第８図
図、第２図は従来のメモリアドレス拡張方式におけるス
ロット管理用テーブルフォーマットを示す図、第３図は
本発明の一実施例を示す図であり、スロットセレクト信
号発生回路を示す図、第４図はページ構成を示す図、第
５図はプライマリ−スロット／セカンダリ−スロットの
使用例を示す図、第６図はプライマリ−スロット拡張レ
ジスタのフォーマットを示す図、第７図はセカンダリ−
スロット拡張レジスタのフォーマットを示す図、第８図
はスロット管理用テーブルフォーマットを示す図である
。 １０・・・ＣＰＵ１１２・・・プライマリ−スロット拡
張回路、１３・・・プライマリ−スロット＃０用のセカ
ンダリ−スロット拡張回路、１４・・・プライマリ−ス
ロット拡張レジスタ、１５川ページセレクタ、１６・・
・スロットデコーダ、１７，１８．１９・・・ＡＮＤゲ
ート、２０・・・セカンダリ−スロット拡張バッファゲ
ート、２１・・・セカンダリースロツＩ・拡張レジスタ
、２２・・・プライマリ−スロット＃０用のページセレ
クタ、２３・・・プライマリ−スロット＃０用のデコー
ダ。 第４図 ＣＰＬＩＩＯの メ℃す・了ドしス （４Ｆ地） 第８図
Claims (7)
- （１）メモリアドレス区間の所定バイト数を単位とする
ペインを設定し、このペインの所定数を単位とするスロ
ットを設定し、前記ペイジ毎に使用すべきスロットを指
定する手段を有し、メモリアドレスを等価的に拡張する
ことを特徴とするメモリアドレス拡張装置。 - （２）メモリアドレス空間の所定バイト数を単位とする
ページを設定し、このページの所定数を単位とするプラ
イマリ−スロットを設定し、このプライマリ−スロット
の所定数を単位とするセカンダリ−スロットを設定可能
にする手段と；前記ページ毎に使用ずべきスロットを指
定する手段と； を有することを特徴とするメモリアドレス拡張方式。 - （３）特許請求の範囲第１項において、前記余定バイト
数は１６にバイトであり、前記プライマリ−スロットの
所定数は４つであり、前記セカンダリ−スロットの数は
４つであることを特徴とするメモリアドレス拡張方式。 - （４）特許請求の範囲第１項または第２項におけるペー
ジ毎のスロット指定手段はメモリマツプ上のレジスタで
あり、このレジスタの読出しに対し、このレジスタに書
込んだ値の補数が得られるよう回路を構成することによ
り、メモリ上のレジスタであることを判定可能とし、こ
のレジスタの値により、ページ毎のスロット指定するメ
モリアドレス拡張方式。 - （５）メモリマツプ上のレジスタであり、このし、ジス
タの読出しに対し、このレジスタに書込んだ値の補数が
得られるよう回路を構成することにより、メモリ上にレ
ジスタが存在することを区別可能とすることを特徴とす
るメモリマツプ上のレジスタ。 - （６）特許請求の範囲第１項または第２項におけるメモ
リのページのヘッダーとしてスロット管理テーブルを設
け、スロット管理プログラムはこのテーブルをもとに初
期化、システムコールを可能とする一定形式を定めるこ
とによりシステム上の統一、拡張性を保つことを特徴と
するメモリアドレス拡張方式。 - （７）特許請求の範囲第６項において、システム識別コ
ードであるＩＤバイトを置くことにより、同一システム
内のプログラムであることを確認可能とし、システム内
の統一性、互換性を保つことを特徴とするメモリアドレ
ス拡張方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5964384A JPS60205644A (ja) | 1984-03-29 | 1984-03-29 | メモリアドレス拡張方式 |
| EP85103572A EP0157342A3 (en) | 1984-03-29 | 1985-03-26 | Memory address expansion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5964384A JPS60205644A (ja) | 1984-03-29 | 1984-03-29 | メモリアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205644A true JPS60205644A (ja) | 1985-10-17 |
Family
ID=13119102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5964384A Pending JPS60205644A (ja) | 1984-03-29 | 1984-03-29 | メモリアドレス拡張方式 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0157342A3 (ja) |
| JP (1) | JPS60205644A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336490A (ja) * | 1986-07-31 | 1988-02-17 | シャープ株式会社 | 電子式金銭登録機 |
| US4905137A (en) * | 1987-12-18 | 1990-02-27 | North American Philips Corporation Signetics Division | Data bus control of ROM units in information processing system |
| CA2003821C (en) * | 1989-04-20 | 1996-12-03 | Richard J. Molnar | Process controller single memory chip shadowing technique |
| DE4009382A1 (de) * | 1990-03-23 | 1991-09-26 | Licentia Gmbh | Anordnung zur beeinflussung der von mindestens einem prozessor mit einer vorgegebenen stellenzahl ausgegebenen adressen |
| GB2269247A (en) * | 1992-07-28 | 1994-02-02 | Rhythm Watch Co | Interfacing an IC memory card to a central processing unit of a computer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544163A (en) * | 1978-09-22 | 1980-03-28 | Mitsui Eng & Shipbuild Co Ltd | Insulating block |
| JPS55105760A (en) * | 1979-02-07 | 1980-08-13 | Matsushita Electric Ind Co Ltd | Memory control unit |
| JPS57141762A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Memory extending system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200919A (en) * | 1978-12-05 | 1980-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Apparatus for expanding the memory of a mini-computer system |
| US4318175A (en) * | 1979-08-13 | 1982-03-02 | Bunker Ramo Corporation | Addressing means for random access memory system |
| DE3278375D1 (en) * | 1981-02-05 | 1988-05-26 | Ibm | Page addressing mechanism and method for using the same |
| FR2520896B1 (fr) * | 1982-02-01 | 1987-06-05 | Merlin Gerin | Dispositif d'adressage des cartes d'un automate programmable pour la securite des echanges sur le bus |
-
1984
- 1984-03-29 JP JP5964384A patent/JPS60205644A/ja active Pending
-
1985
- 1985-03-26 EP EP85103572A patent/EP0157342A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544163A (en) * | 1978-09-22 | 1980-03-28 | Mitsui Eng & Shipbuild Co Ltd | Insulating block |
| JPS55105760A (en) * | 1979-02-07 | 1980-08-13 | Matsushita Electric Ind Co Ltd | Memory control unit |
| JPS57141762A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Memory extending system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0157342A2 (en) | 1985-10-09 |
| EP0157342A3 (en) | 1989-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| JP3519954B2 (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
| US5339402A (en) | System for connecting an IC memory card to a central processing unit of a computer | |
| US5127096A (en) | Information processor operative both in direct mapping and in bank mapping, and the method of switching the mapping schemes | |
| US4649476A (en) | Microcomputer having an internal address mapper | |
| JPS629456A (ja) | デ−タ転送装置 | |
| JPS60205644A (ja) | メモリアドレス拡張方式 | |
| US4672538A (en) | Method of dynamically changing formation of addresses in memory of a data processing system | |
| US6738887B2 (en) | Method and system for concurrent updating of a microcontroller's program memory | |
| US5329631A (en) | Microprocessor system for effectively using a part of an address space | |
| US5751998A (en) | Memory accessing system with portions of memory being selectively write protectable and relocatable based on predefined register bits and memory selection RAM outputs | |
| JPS5844263B2 (ja) | 記憶制御回路 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| US4388707A (en) | Memory selecting system | |
| KR100470822B1 (ko) | 마이크로 컨트롤러의 메모리 어드레싱 방법 및 페이지매핑장치 | |
| JPS60134940A (ja) | 情報処理装置のレジスタ選択方式 | |
| KR100329768B1 (ko) | 마이크로컨트롤러의메모리어드레싱장치 | |
| JP3449749B2 (ja) | 情報処理装置 | |
| JPS6232832B2 (ja) | ||
| JPH10222460A (ja) | データ転送制御装置 | |
| JPS5953588B2 (ja) | メモリ・インタリ−ブ制御方式 | |
| JPS59231665A (ja) | デイスク制御装置 | |
| JP2954988B2 (ja) | 情報処理装置 | |
| EP0567237A1 (en) | Method and apparatus for increasing usable memory space | |
| JPS60241135A (ja) | アドレス生成方式 |