JPS60200572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60200572A JPS60200572A JP5605784A JP5605784A JPS60200572A JP S60200572 A JPS60200572 A JP S60200572A JP 5605784 A JP5605784 A JP 5605784A JP 5605784 A JP5605784 A JP 5605784A JP S60200572 A JPS60200572 A JP S60200572A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は絶縁ゲート型電界効果半導体装置の製造方法に
関し、さらに詳しくは、オフセットゲート構造を有する
絶縁ゲート型電界効果半導体装置の製造方法に関する。
関し、さらに詳しくは、オフセットゲート構造を有する
絶縁ゲート型電界効果半導体装置の製造方法に関する。
［背景技術］
絶縁ゲート型電界効果半導体装置、特にＭＯＳ（Ｍｅｔ
ａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型半
導体装置においては、ゲート寸法の縮小にともない、ド
レイン端部での高電界の影響が信頼性の点で問題となっ
ている。この高電界を緩和する手段として、ドレイン領
域の不純物濃度をゲート近傍において低く押さえる技術
が既に知られている。この技術では、安定したデバイス
特性を得るために、低濃度領域の濃度バラツキおよび低
濃度領域の長さを制御することが重要となる。たとえば
１９８２年４月発行のＩＥＥＩＥ、ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ。
ａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型半
導体装置においては、ゲート寸法の縮小にともない、ド
レイン端部での高電界の影響が信頼性の点で問題となっ
ている。この高電界を緩和する手段として、ドレイン領
域の不純物濃度をゲート近傍において低く押さえる技術
が既に知られている。この技術では、安定したデバイス
特性を得るために、低濃度領域の濃度バラツキおよび低
濃度領域の長さを制御することが重要となる。たとえば
１９８２年４月発行のＩＥＥＩＥ、ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ。
ｖｏｌ、Ｅ、Ｄ、２９．第５９０頁に示される例によれ
ば、ポリシリコンゲート電極の側面にシリコン酸化膜を
すイドウオールの形に設け（以下この５ｉ０２膜をサイ
ドウオールと称する）、サイドウオール形成前に低濃度
不純物半導体領域形成のためのイオン打込みを行ない、
サイドウオール形成後にこれをマスクとして高濃度不純
物半導体領域形成のためのイオン打込みを行っている。
ば、ポリシリコンゲート電極の側面にシリコン酸化膜を
すイドウオールの形に設け（以下この５ｉ０２膜をサイ
ドウオールと称する）、サイドウオール形成前に低濃度
不純物半導体領域形成のためのイオン打込みを行ない、
サイドウオール形成後にこれをマスクとして高濃度不純
物半導体領域形成のためのイオン打込みを行っている。
しかし、本発明者の検討によると、上の技術には次のよ
うな問題があることが判明した。すなわち、上の技術で
は、ソース・ドレイン拡散層形成のためにイオン打込み
が２回必要となり工程が複雑になる。特にこの技術をＣ
ＭＯＳデバイスに適用する場合、ＮチャネルおよびＰチ
ャネルＭＯ３Ｆ Ｅ Ｔの各々の低濃度領域の形成と、
ＮチャネルおよびＰチャネルＭＯ８ＦＥＴの各々の高濃
度領域の形成とのために個々のイオン打込みが必要であ
り、これらのイオン打込みのためのホトレジス１一工程
が４回必要となり、工程が複雑となっている。
うな問題があることが判明した。すなわち、上の技術で
は、ソース・ドレイン拡散層形成のためにイオン打込み
が２回必要となり工程が複雑になる。特にこの技術をＣ
ＭＯＳデバイスに適用する場合、ＮチャネルおよびＰチ
ャネルＭＯ３Ｆ Ｅ Ｔの各々の低濃度領域の形成と、
ＮチャネルおよびＰチャネルＭＯ８ＦＥＴの各々の高濃
度領域の形成とのために個々のイオン打込みが必要であ
り、これらのイオン打込みのためのホトレジス１一工程
が４回必要となり、工程が複雑となっている。
［発明の目的］
本発明の目的は、低濃度ソース・ドレイン領域を有する
構造（以下オフセットゲート構造と称する）の絶縁ゲー
ト型電界効果半導体装置の簡便かつ均一性・再現性のよ
い製造方法を提供するものである。
構造（以下オフセットゲート構造と称する）の絶縁ゲー
ト型電界効果半導体装置の簡便かつ均一性・再現性のよ
い製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート電極熱酸化後の半導体装置−主面に、
第１および第２の層を順次堆積し、サイドウオールとし
て形成した第２の層をマスクとして第１の層をゲート電
極側面およびソース・トレイン領域の一部に残している
ので、この第１の層を通して行う一回のイオン打込みに
よってオフセラトゲ−１〜構造を得ることができ工程の
簡素化を達成するものである。さらに、サイドウオール
の幅は第２の層の膜厚を制御することによって比較的容
易に決定できるので、素子の均一性・再現性が良好な製
造方法を達成するものである。
第１および第２の層を順次堆積し、サイドウオールとし
て形成した第２の層をマスクとして第１の層をゲート電
極側面およびソース・トレイン領域の一部に残している
ので、この第１の層を通して行う一回のイオン打込みに
よってオフセラトゲ−１〜構造を得ることができ工程の
簡素化を達成するものである。さらに、サイドウオール
の幅は第２の層の膜厚を制御することによって比較的容
易に決定できるので、素子の均一性・再現性が良好な製
造方法を達成するものである。
［実施例］
以下本発明の半導体装置の製造方法をＮチャネルＭＯ３
ＦＥＴを含むデバイスに適用した一実施例を図面を参照
して説明する。
ＦＥＴを含むデバイスに適用した一実施例を図面を参照
して説明する。
第１図は、よく知られている方法にしたがってＰ型不純
物シリコン半導体基板１上にフィールド絶縁（Ｓ ｉ０
２ ）ＩＩｉ２およびポリシリコンのグー１〜電ｔｉ３
を形成した断面図である。符号４ば、薄い５ｉ０２から
なるゲート絶縁膜である。
物シリコン半導体基板１上にフィールド絶縁（Ｓ ｉ０
２ ）ＩＩｉ２およびポリシリコンのグー１〜電ｔｉ３
を形成した断面図である。符号４ば、薄い５ｉ０２から
なるゲート絶縁膜である。
次に第２図に示すように、全面に熱酸化による薄いシリ
コン酸化膜５を成長させ、ポリシリコン膜６．５ｉ３Ｎ
４（窒化シリコン）膜７．５ｉ０２膜８を順次ＣＶＤ
（Ｃ：ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ−
ｉｏｎ）法により堆積する。ここで−例として、フィー
ルド絶縁膜２の厚さはほぼ８０００オングストローム−
８ｉ０２膜８の厚さはほぼ３０００オングストロームと
されている。
コン酸化膜５を成長させ、ポリシリコン膜６．５ｉ３Ｎ
４（窒化シリコン）膜７．５ｉ０２膜８を順次ＣＶＤ
（Ｃ：ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ−
ｉｏｎ）法により堆積する。ここで−例として、フィー
ルド絶縁膜２の厚さはほぼ８０００オングストローム−
８ｉ０２膜８の厚さはほぼ３０００オングストロームと
されている。
ｙＪｔＴ＋−翌−Ｉ：Ｊｌｈ小１ピ４ノ丁１１．≦１ノ
が光４４へ 也し÷ば、５ｉ０２膜８とＳ ｊ ３ Ｎ
４膜７とのエツチング速度がほぼ等しいガス、たとえば
ＣＨＦ３ガスを用いて５ｉＯｚｌ漠８とＳｉ３Ｎ４膜７
を同様に全面エツチングする。従って第３図に示すよう
に５ｉ０２膜９とＳｉ３Ｎ４膜１０との２Ｎのサイドウ
オールが形成される。このドライエツチングの際には、
５ｉ０２膜８およびＳｉ３Ｎ４膜７のポリシリコン膜６
に対するエツチングの選択比を大きくとることによって
エツチングがポリシリコン膜６で止まるようになされて
いる。
が光４４へ 也し÷ば、５ｉ０２膜８とＳ ｊ ３ Ｎ
４膜７とのエツチング速度がほぼ等しいガス、たとえば
ＣＨＦ３ガスを用いて５ｉＯｚｌ漠８とＳｉ３Ｎ４膜７
を同様に全面エツチングする。従って第３図に示すよう
に５ｉ０２膜９とＳｉ３Ｎ４膜１０との２Ｎのサイドウ
オールが形成される。このドライエツチングの際には、
５ｉ０２膜８およびＳｉ３Ｎ４膜７のポリシリコン膜６
に対するエツチングの選択比を大きくとることによって
エツチングがポリシリコン膜６で止まるようになされて
いる。
第３図において、サイドウオールを形成する上層の５ｉ
０２膜９の上部はドライエツチングの影響で丸みを４１
シびているが、サイドウオールを形成する下層のＳ ｉ
３ Ｎ ４１３％ １０は堆積した膜がそのまま残っ
ている。すなわち、サイドウオールの上層部は、サイド
ウオール形成のためのドライエツチング時に、オーバエ
ッチ等の影響で膜厚が変化しているが、下層部は、デポ
ジットした膜がそのまま残る。したがって、５ｉ０２膜
８の堆積時の膜厚を制御することによってＳｉ３Ｎ４膜
１０のソース・ドレイン領域側の長さを制御でき、かつ
、後述するイオン打込み時のＳｉ３Ｎ４膜１０の膜厚自
体も堆積時と変わることもない。その結果後述するよう
に均一性・再現性のある低濃度領域を形成することがで
きる。
０２膜９の上部はドライエツチングの影響で丸みを４１
シびているが、サイドウオールを形成する下層のＳ ｉ
３ Ｎ ４１３％ １０は堆積した膜がそのまま残っ
ている。すなわち、サイドウオールの上層部は、サイド
ウオール形成のためのドライエツチング時に、オーバエ
ッチ等の影響で膜厚が変化しているが、下層部は、デポ
ジットした膜がそのまま残る。したがって、５ｉ０２膜
８の堆積時の膜厚を制御することによってＳｉ３Ｎ４膜
１０のソース・ドレイン領域側の長さを制御でき、かつ
、後述するイオン打込み時のＳｉ３Ｎ４膜１０の膜厚自
体も堆積時と変わることもない。その結果後述するよう
に均一性・再現性のある低濃度領域を形成することがで
きる。
次に弗酸により、サイドウオールを形成する上層のＳ
ｉ Ｏ２膜９を除去して第４図に示す断面構造をうる。
ｉ Ｏ２膜９を除去して第４図に示す断面構造をうる。
ここでポリシリコン膜５があるため、弗酸によりフィー
ルド絶縁膜２がエツチングされることはない。
ルド絶縁膜２がエツチングされることはない。
次に第５図に示すように、ソース・１〜レイン形成のた
めのたとえばＡ、ｓイオンの打込みを行う。
めのたとえばＡ、ｓイオンの打込みを行う。
ここでイオン打込みのエネルギーを適当にとることによ
り、Ｓ ｉ ３ Ｎ ４ ｆｆ４１０のサイドウオール
の下部にも不純物を低濃度で導入することができる。
り、Ｓ ｉ ３ Ｎ ４ ｆｆ４１０のサイドウオール
の下部にも不純物を低濃度で導入することができる。
また、Ｓｉ３Ｎ４膜１０のサイドウオールが残っていな
いソース・トレイン領域には高濃度で不純物が打込まれ
る。したがって、サイドウオール形成後の１回の不純物
イオン打込みによって、高濃度のＮ＋拡散層１１と低濃
度のＮ−拡散層１２とが同時に形成される。
いソース・トレイン領域には高濃度で不純物が打込まれ
る。したがって、サイドウオール形成後の１回の不純物
イオン打込みによって、高濃度のＮ＋拡散層１１と低濃
度のＮ−拡散層１２とが同時に形成される。
Ｓｉ３Ｎ４膜１０のサイドウオールおよびポリシリコン
膜５を除去した後、活性化のための熱処理を行ない第６
図に示す断面構造を得る。このあと常法によりソース・
ドレインのコンタクトホール、配線を形成し、パンシベ
ーションを施すことによって完成する。
膜５を除去した後、活性化のための熱処理を行ない第６
図に示す断面構造を得る。このあと常法によりソース・
ドレインのコンタクトホール、配線を形成し、パンシベ
ーションを施すことによって完成する。
なお、」二記実施例においては、サイドウオール形成の
ために５ｉ０２膜８とＳｉ３Ｎ４膜７とを用いるととも
に、５ｊ３Ｎ４膜の下層にポリシリコン膜５を用いた場
合を説明した。しかしながら、サイ１〜ウオールを制御
性よく形成するという点に限っては、たとえば上記５ｉ
０２膜８の代わりにポリシリコン膜を用い、」二記Ｓｉ
３Ｎ４膜７の代わりに５ｉ０２膜を用い、上記ポリシリ
コン膜５を使用しないことも可能である。
ために５ｉ０２膜８とＳｉ３Ｎ４膜７とを用いるととも
に、５ｊ３Ｎ４膜の下層にポリシリコン膜５を用いた場
合を説明した。しかしながら、サイ１〜ウオールを制御
性よく形成するという点に限っては、たとえば上記５ｉ
０２膜８の代わりにポリシリコン膜を用い、」二記Ｓｉ
３Ｎ４膜７の代わりに５ｉ０２膜を用い、上記ポリシリ
コン膜５を使用しないことも可能である。
第１図から第６図のプロセスによってＣＭＩＳデバイス
を製造する場合にホ１−レジストマスクを少なくできる
。
を製造する場合にホ１−レジストマスクを少なくできる
。
後述の第１および第２の領域について第２図に示す工程
までを行なった後、ＰチャネルＭＩＳＦＥＴを形成すべ
き第１の領域を第１のホトレジストのマスクで被った状
態で、第３図から第５図に示す工程を行なう。第１マス
ク除去後、ＮチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔの形成さ
扛た第２の領域を第２のホトレジストのマスクで被った
状態で、不純物としてボロンを用いて第３図から第５図
に示す工程を行ないＰチャネルＭＩＳＦＥＴを形成する
。第２マスク除去後、活性化のためのアニールを行なう
。
までを行なった後、ＰチャネルＭＩＳＦＥＴを形成すべ
き第１の領域を第１のホトレジストのマスクで被った状
態で、第３図から第５図に示す工程を行なう。第１マス
ク除去後、ＮチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔの形成さ
扛た第２の領域を第２のホトレジストのマスクで被った
状態で、不純物としてボロンを用いて第３図から第５図
に示す工程を行ないＰチャネルＭＩＳＦＥＴを形成する
。第２マスク除去後、活性化のためのアニールを行なう
。
前記第１および第２の領域について第３図に示す工程ま
でを行なった後、ヒ素およびボロンを不純物として用い
第３図から第５図に示す工程をそれぞれについて繰り返
すことによって、第１および第２の領域にそれぞれＮチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ ＴおよびＰチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔを形成することもできる。
でを行なった後、ヒ素およびボロンを不純物として用い
第３図から第５図に示す工程をそれぞれについて繰り返
すことによって、第１および第２の領域にそれぞれＮチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ ＴおよびＰチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔを形成することもできる。
上述の工程においてＰチャネルＭＩＳＦ’ＥＴを最初に
形成しても良いことはいうまでもない。
形成しても良いことはいうまでもない。
不純物としてヒ素に代えて膜１０または９を用いて高濃
度領域のみにリンを導入し、この後低濃度領域にはリン
を導入するようにしても良い。
度領域のみにリンを導入し、この後低濃度領域にはリン
を導入するようにしても良い。
［効果］
（１）ソース・ドレイン領域の一部に延びるサイドウオ
ールを通して不純物イオンの打込みを行っているので、
高濃度と低濃度不純物半導体領域形成のための不純物イ
オン打込みが１回でよいため工程が簡単である。特にＣ
ＭＯ３に適用する場合、ＰチャネルおよびＮチャネルＭ
ＯＳ Ｆ Ｅ Ｔのソース・ドレイン形成のために必
要なホトレジス１一工程が２回でよく、オフセットゲー
ト構造をとらない従来の構造と比較して、同一のホトレ
ジスト工程数となるという効果を有する。
ールを通して不純物イオンの打込みを行っているので、
高濃度と低濃度不純物半導体領域形成のための不純物イ
オン打込みが１回でよいため工程が簡単である。特にＣ
ＭＯ３に適用する場合、ＰチャネルおよびＮチャネルＭ
ＯＳ Ｆ Ｅ Ｔのソース・ドレイン形成のために必
要なホトレジス１一工程が２回でよく、オフセットゲー
ト構造をとらない従来の構造と比較して、同一のホトレ
ジスト工程数となるという効果を有する。
（２）オフセラ１−ゲート構造のデバイス特性を決める
重要なパラメータである低濃度領域の長さが、サイドウ
オールの長さで決まり、この制御は比較的容易であるた
め均一性・再現性の良好な安定な特性が得られるという
効果を有する。
重要なパラメータである低濃度領域の長さが、サイドウ
オールの長さで決まり、この制御は比較的容易であるた
め均一性・再現性の良好な安定な特性が得られるという
効果を有する。
（３）サイドウオールを上層部と下層部の２層とし、イ
オン打込みは、ドライエツチング時に変形しない下層部
のみを通して行なうため、低濃度領域の不純物濃度にバ
ラツキがなく安定な特性が得られるという効果を有する
。
オン打込みは、ドライエツチング時に変形しない下層部
のみを通して行なうため、低濃度領域の不純物濃度にバ
ラツキがなく安定な特性が得られるという効果を有する
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明の半導体装置の製造方法は、オフセットゲート構
造を有した絶縁ゲート型電界効果半導体装置に広く利用
できる。
造を有した絶縁ゲート型電界効果半導体装置に広く利用
できる。
第１−図から第６図は本発明の半導体装置の製造方法を
ＮチャネルＭＯ３ＦＥＴを含むデバイスに適用した一実
施例の製造工程を説明するための断面構造図である。 １−・・・Ｐ型シリコン基板、２・・・フィールート絶
縁ＩＪ（ＳｉＯ□膜）、３・・・ポリシリコンゲート電
極、４．５・・・ＳｉＯ□膜、６・・・ポリシリコン膜
、７・・・シリコンティ１ヘライド膜（第１の膜）、８
・・・ＳｉＯ□ｙｌＡ＜第２の膜）、９・・・サイドウ
オール（Ｓｉ０２膜）、１０・・・サイドウオール（シ
リコンナイトライド膜）、１１・・・高濃度領域、第
１ 図 第 ２ 図 第 ３ 図 第 ４ 図 ゝ／ 第 ５ 図 第 ６ 図
ＮチャネルＭＯ３ＦＥＴを含むデバイスに適用した一実
施例の製造工程を説明するための断面構造図である。 １−・・・Ｐ型シリコン基板、２・・・フィールート絶
縁ＩＪ（ＳｉＯ□膜）、３・・・ポリシリコンゲート電
極、４．５・・・ＳｉＯ□膜、６・・・ポリシリコン膜
、７・・・シリコンティ１ヘライド膜（第１の膜）、８
・・・ＳｉＯ□ｙｌＡ＜第２の膜）、９・・・サイドウ
オール（Ｓｉ０２膜）、１０・・・サイドウオール（シ
リコンナイトライド膜）、１１・・・高濃度領域、第
１ 図 第 ２ 図 第 ３ 図 第 ４ 図 ゝ／ 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン領域の不純物濃度がグー１〜近傍
において低くなっている構造を有する絶縁グー１〜型電
界効果半導体装置の製造方法において、ゲート電極を熱
酸化した後全面に第１および第２の膜を順次堆積し、第
２の膜をエツチングしてグー１〜電極側面にサイドウオ
ールを形成し、このサイドウオールをマスクとして第１
の膜をエツチングすることによってサイドウオールに覆
われたグー１−電極側面およびソース・ドレイン領域の
一部に前記第１の膜を残し、この第１の膜を通してソー
ス・ドレイン領域に不純物を導入することを特徴とする
半導体装置の製造方法。 ２、前記第１の膜が上層を窒化シリコン膜、下層を多結
晶シリコン膜とする２層構造であり、前記第２の膜が酸
化シリコン膜であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造→でｔＥ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5605784A JPS60200572A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5605784A JPS60200572A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200572A true JPS60200572A (ja) | 1985-10-11 |
Family
ID=13016448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5605784A Pending JPS60200572A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200572A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124468A (ja) * | 1986-11-04 | 1988-05-27 | インテル・コーポレーション | 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 |
| JPS645066A (en) * | 1987-06-29 | 1989-01-10 | Rohm Co Ltd | Manufacture of field effect transistor |
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH03139847A (ja) * | 1989-10-17 | 1991-06-14 | American Teleph & Telegr Co <Att> | ゲートスペーサを有するｆｅｔ |
-
1984
- 1984-03-26 JP JP5605784A patent/JPS60200572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124468A (ja) * | 1986-11-04 | 1988-05-27 | インテル・コーポレーション | 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 |
| JPS645066A (en) * | 1987-06-29 | 1989-01-10 | Rohm Co Ltd | Manufacture of field effect transistor |
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH03139847A (ja) * | 1989-10-17 | 1991-06-14 | American Teleph & Telegr Co <Att> | ゲートスペーサを有するｆｅｔ |
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