JPS60187149A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （５）発明の技術分野 本発明は、フレーム同期回路、特にｍビットの同期パタ
ーンをもつフレーム情報を複数フレーｌ、分監視し、同
期パターンを検出したことによって。

フレーム同期を確立するフレーム同期回路において９ｍ
ビットの同期パターンの検出状態をメモリに格納するこ
とにより使用メモリ清の低減をはかったフレーム同期回
路に関する。

（ハ）技術の背景と問題点 従来から９例えば第１図に示す如＜、Ｎビット分を１フ
レーム１とし、いわば各フレームの先頭にｍビット分の
集中同期パターン２を附加してデジタル通信を行うこと
が知られている。このような通信システムにおいてフレ
ーム同期を確立するに当っては、一般情報中（＝も上記
ｍビットのパターンにたまたま合致するパターンが包含
されるおそれがある点を考慮し、第２図図示の如き構成
が採用されている。即ち、上記ｍビット・パターン２が
Ａ個連続して検出された場合にフレーム同期を確立せし
めるものとするとき。

ＮＸ（Ａ−１）＋ｍ 段のシフト・レジスタ３′と、実質上Ｎ段分離れた位置
からｍビット分ずつを抽出しかつ各扉ピットがすべて上
記集中開明パターンと同じパターンであるか否かを検出
するパターン検出回路４とをもつように−づ−る。そし
てＡ個分（二相当する集中同期パターンがすべて検出さ
れたときフレーム同期を行うようにされる。

第２図図示従来構成の場合９例えばＮ＝１０’０゜ｍ、
　＝　５　、　Ａ＝　７とした場合には６０５ビツトの
容ｉδ：のメモリが上記シフト・レジスタ３として必要
となる。

０　発明の目的と構成 本発明は、上記メモリの容量を低減することを目的とし
ており、上記同期パターンの検出回数状態の如き情報を
巡回せしめるようにして、上記容量を低減するようにし
たフレーム同期回路を提供することを目的としている。

そして、そのため。

本発明のフレーム同期回路は、Ｎビット中にｍビットの
同期パターンをもつ信号系列を受信１．、、Ｎビット周
期で現われるべき上記ｍビットの同期パターンを検出し
たことによってフレーム同期を行うデジタル通信システ
ムにおいて、−上記ｍビット）同期パターンを検出する
ｍビット・パターン検出回路と、Ｎビット周期の各位相
毎に上記フレーム同期の保護情報を記録する１語Ｌｏｇ
、Δ以］−のビットをもつＮ段シフト・レジスタを構成
するメモリと、当該メモリから読出された１周期前のフ
レーム同期保護情報と上記ｍビット・パターン検出回路
からの検出出力とによって上記メモリに新らたに書込む
べきフレーム同期保護情報を生成１７て上記メモリに対
して書込みを行う論理回路部とをもうけ、上記フレーム
同期の保穫処理を全位相行うようにしたことを特徴とし
ている。以下図面を参照しつつ説明する。

■　発明の実施例 第３図は本発明の一実施例構成を示し、第４図は本発明
の一実施例構成に示す論理回路部の動作を説明する遷移
図を示す。

第３図において、５は１ビツトｍ段シフト・レジスタ、
６はｍビット集中同期パターン検出回路であって図示の
場合には当該パターンが先頭から「１０１００」なるパ
ターンで与えられている場合に対応するもの、７は論理
回路部であって第４図図示の遷移図に対応するパターン
検出回数情報を生成するもの、８は３ビット×１００段
シフト・レジスタであってメモリによって構成されてい
るものを表わＩ７ている。なお９図示の場合、Ｎ＝１０
０゜Ａ＝７．ｍ＝５に対応している。

第１図に述べた如き情報がビット・シリャルに伝送され
てくるとき、シフト・レジスタ５上の５ビツト分が同時
にパターン検出回路６に供給され。

パターン検出回路６は」二連の「１０１００ｊなるパタ
ーンが現われたとき論理「１」を出力する。即ち、パタ
ーン検出回路６は１．パターンｒ１０１００Ｊが存在す
るか否かを監視すると考えてよい。

シフト・レジスタ８は、入力される情報のクロックと同
じクロックにてシフトされており、ちょうどＮビット前
の位相位置に対応して当該位置に格納しているパターン
検出回数情報が論理回路部７に戻されている。論理回路
部７においては、第４図図示遷移図に示す如く、１フレ
一ト分前の−に記パターン検出回数情報の値がｐであっ
た場合に。

パターン検出回路６から論理「１」が与えら１＋、ると
、値（Ｆ＋１）が生成されてシフト・レジスタ８に３ビ
ツト１語の情報として得込まれる。また１フレ一ム分前
のパターン検出回数情報の値がｐであったが、パターン
検出回路６から論Ｌ！Ｉ！ｒ−ｒ’ｎが与えられている
と、値「０」が生成されてシフト・レジスタ８にｌ’−
０００Ｊとして書込まれる。第４図図示の場合、パター
ン検出回数情報がＩＩＩＩＪとなった後に、更にパター
ン検出が続くとｌｌ　１　］　、、１のままに保たれる
。そして、言うまでもなく、パターン検出回数情報がＪ
　１１．　Ｉ　Ｊ　となれば、同期パターンが７個（Ａ
’＝７）検出されたことを意味し、フレーム同期が確立
される。

第３図図示構成の場合、シフト◆レジスタ８に必要な容
量は。

Ｎ　Ｘ　（ｌ　ｏ　ｇｘ　Ａ　） ビットであり、シフト・レジスタ５としてビットを必要
とすることとなり、Ｎ＝ｌＯＯ，ｍつもので足りること
となる。

■　発明の効果 層情報を巡回せしめることによって上記傭人が大である
場合に特に優利なものとなる。

【図面の簡単な説明】

第１図は集中同期パターンをもつ情報を説明する説明図
、第２図は従来のフレーム同期回路の一例、第３図は本
発明の一実施例構成、第４図は本発明の一実施例構成に
示す論理回路部の動作を説明′する遷移図を示す。 図中、１はフレーム、２は集中同期パターン。 ６はｍビット集中同期パターン検出回路、７は論理回路
部、８はシフト・レジスタに対応する動作を行うメモリ
を表わす。

Claims (1)

【特許請求の範囲】
1. Ｎビット中にｍビットの同期パターンをもつ信号系列を
   受信し、Ｎビット周期で現われるべき上記ｍビットの同
   期パターンを検出したこと（−よってフレーム同期を行
   うデジタル通信システムにおいて、上記ｍビットの同期
   パターンを検出するｍビット・パターン検出回路と、Ｎ
   ビット周期の各ｆ１’Ｌ相１σに上記フレーム同期の保
   護情報を記憶する１語ｌｏｇ、八　以上のビットをもつ
   Ｎ段シフト・レジスタを構成するメモリと、当該メモリ
   から読出された１周期前のフレーム同期保護情報と上記
   ｍビット・パターン検出回路からの検出出力とによって
   上記メモリに新らたに書込むべきフレーム同期保護情報
   を生成して上記メモリに対して書込みを行う論理回路部
   とをもうけ、上記フレーム同期の保護処理を全位相付な
   うことを特徴とするフレーム同期回路。