JPS60182587A

JPS60182587A - メモリ制御回路

Info

Publication number: JPS60182587A
Application number: JP59039504A
Authority: JP
Inventors: Chiharu Kariyama; 狩山　千春
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-01
Filing date: 1984-03-01
Publication date: 1985-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、文字データ発生器などに用いられるメモリ
制御」回路に関する。

〔発明の技術的背景とその問題点〕

電話回線を利用してコード信号を送り、受信側において
は、前記コード信号を判別してアドレスデータを発生し
、そのアドレスに対し、デ−夕の沓き込み又は読み出し
を行なうシステムが必る。このシステムにおいては、前
記アドレスデータによって読み出はれるキャラクタメモ
リからのパターンデータ全テレビジョン受像機に表示す
る表示制御回路が設けられている。

上記したキャラクタメモリのアドレスデータを前記コー
ド信号に基いて発生する楊合、力１図に示すように、キ
ャラクタメモリ１１の例えば１文字分のアドレス配列が
１行×ｊ列でおり。

行数（ｎ）が２のべき乗（Ｉ＝２ｋ）でらられせる場合
は、アドレスデータを得るため信号は。

次のように設定される。即ち、アドレスデータノ２の下
位ＫＫビットの付加コード１３を追加し、この付加コー
ドＪ３を「００・・・０から１１・・・１１」まで変化
芒せて行アドレスを指定することができる。アドレスコ
ード１２は、各文字のアドレスエリアを示すデータとし
てオリ用δれる。このように、１文字分のアドレスエリ
アの行がｌ　＝　ｎ　＝　２　Ｋであれは、１文字分の
データエリア全有効に用いることができる。

しかしながら、１文字分のデータエリアのアドレス配列
が、第２図に示すように、Ｉへ２にである場合は、上記
のように唾にアドレスコード１２の下位ににビットの付
加コード１３を追ＩＪＩ　しただけでは、キャラクタ、
戸′モリｌ　ｌ　Ｉ／（全く使用しない部分１４が生じ
てしまう。第２図は。

２”＜ｎ＜２に、つまり、１文字分のデータエリアの行
がｌ　−ｎで足）た場合を示している。

このように　１（２にの場合１行数の値によっては、メ
モリの不使用頭載が非常に大きくなる問題がある。

〔発明の目的〕

この発明は上記の事情に鑑みてな芒れたもので、簡単な
構成によシ、メモリのアドレス空間を有効に利用できる
メモリ制御回路を提供することを目的とする。

〔発明のａ要〕

この発明によれば、ｎ個のデータがｎ　＝　ｍ　Ｘ２１
であられ８れる場合１例えは第３図に示すように１ｍ個
のメモリ（Ｍｚ−Ｍ９）ｋ並列に接続し、ラッチ回路２
２の出力でメモ！Ｉ　（Ｍｌ〜Ｍ９）全体をアドレス指
定する一方、シフトレジスタ２５により各メモ９（Ｍｊ
−Ｍｌ９）ｆ：逐次読み出しモードに指定し、各メモリ
の行アドレスをカクンタ２３の出力ＶＣよって指定する
ようにし、ｎ＝２にであっても、メモリ使用効率が向上
できるものである。

〔発明の実施例〕

以１この宛印」の実施例を図面を参照して説明ターる。

距３図はこの発明の一実施例であり、（ＢＵＤ）はコー
ド信号（Ｃ１０）が入力するバスであυ、ランチ回路２
２に接続妊れている。このラッチ回路２２の出力つまジ
、アドレスデータには。

更にその１位ビットに例えば２ビツトカクンタ２３から
の付加データが加えられる。そして、このアドレスデー
タバス（ＢＵ２　）は、キャラクタメモリ２４のアドレ
ス指定ラインに接続８れる。（ＢＵ３）はキャラクタデ
ータバスでおる。

本発明の場合、１文字’；ｒ：　）各１成するパターン
データは、３６個（行）に分割いれ、４個り゛つ９個の
リードオンリーメモリ（Ｍｌ　）〜（Ｍ９〕に記憶てれ
ている。従って、１文字分のパターンデータ全読み出す
には、メモ！Ｊ（？ｖＩＪ）〜（Ｎｌ　９　）　＜指定
するプこめのアドレスデータと。

各メモリ内の４個のデータを順次読み出すためのアドレ
スデータを作れは良い。１文字分のデータ全自己憶して
いるメモリ（Ｍｚ　）〜（Ｍ９）を全体的（ブロック的
）に指定する信号は、バス（Ｂ［Ｊ）’）からのコード
信号（Ｃ８Ｊ　）である。次に１個々のメモ９　（Ｒ４
１）〜（Ｍ　９　）　ｆ順次指定する信号は、シフトレ
ジスタ２５による分割メモ９指定回路からである。次に
各メモリにおいて、４つの行を順に指定する（３号は。

カワンタ２３から得られる。

今、メモリ（Ｍｌ−Ｍ９）を全体的に指定するコード信
号（Ｃ８Ｊ　）が与えられ、端子２６にスタートパルス
（Ｐ））が与えられると、コード（バ号（Ｃ８〕）は、
ラッテ回路２２にラソチきれる。また、スタートパルス
（Ｐ　Ｊ’）によって、２ビツトカワンタ２３はクリア
妊れ、初期状態からタロツク（ＣＫ２）’Ｉｋカワント
するようになる。さらに、９ビツトのシフトレジスｙ２
ｓｒｄ、スタートパルス（ＰＪ）によってロードされ、
２ビツトカワンタ２３からのキャリー出力をクロックと
して利用する。シフトレジスタ２５は、まずこの状態で
、メモリ（Ｍｌ）を出力状態にセットする。次に２ビツ
トカクンタ２３の内容が、　「ｏｏｎ、ｌ’−ｏｘ　Ｊ
。

「ｌｏ　ｊ、［ｌｌＪと変化するので、メモリ（Ｍ７　
）の４行の各データがデータバスＢＵ３に出力妊れる。

次に２ビツトカワンタ２３からキャリー出力がおると、
今度はシフトレジスタ２５はメモリＣＭ？　）ｋ読み出
し状態にセットする。これによって、メモリ（Ｍｚ）の
４行分のデータは、２ビツトカワンタ２３の出力によっ
て順次アドレス指定されて読み出でれる。そして、２ビ
ツトカワンタ２３からキャリー出力があるとシフトレジ
スタ２５は次のメモリ（Ｍ、：ｌ）’＆読み出し状態に
セットする。このようなデータ読み出しが、メモ９　Ｃ
Ｈ２）’ｉで行なわれると、データバスＣＢＵ３　）に
は、１文字分のデータが出力されたことになる。

従って、１文字分のデータを読み出すには、コード信号
（Ｃ８Ｊ）としては、メモリ（ＭＪ〜Ｍ９）をまとめて
アドレス指定するデータでおれは良く、各メモリの行ア
ドレスは、自動的にシフトレジスタ２５．２ビツトカク
ンタ２３によって次々と更新される。これによって１例
えば、３６バイト（９個×４バイト）のデータを得るこ
とができる。

上記のことを一般式により示すと、次のようになる。即
ち、１つのコード信号の入力に対してｎ個のデータを得
たい場合、ｎ＝ｍＸ２ｄ（ｍは未数）でおるとき、ｍ個
の並列に存在するメモリを設定し、そのメモリをアクセ
スするだめのアドレスとして、コード信号の下位ビット
としてｌビットの２進カワンタ出力全付加し、この２進
カクンタのキャリー出力ｆｍピットのメモ９指定用シフ
トレジスタのタロツクとして用い、ｍ個の並列に存在す
るメモリから逐次データを読み出す方式である。

第４図はこの発明の他の実施例であり、先の一２ビット
カクンタ２３及びシフトレジスタ２５の代ｖＶｃ％６ビ
ツトカクンタ３１とデコーダ３２を用いた例である。

６ビツトカクンタ３ノのクリア入力端子には。

端子２６を介してスタートパルス（ＰＪ）が入力される
。このスタートパルス（Ｐ））は、ラッテ回路２２のコ
ード信号ラッチパルスとしても用いられる。

今、メモリ（Ｉｖｌｚ〜Ｍ９）ａ？全体的に指定するコ
ード信号（Ｃ８Ｊ　）が与えられ、端子２６にスタート
パルス（ＰＪ）が与えられると、コード信号（ＣＴＪ　
）は、ラッテ回路２２にラツ５−される。また、スター
トパルス（Ｐ））によって、６ビツトカクンタ３１はク
リアされる。

次に、この６ビツトカウンタ３１のクロツク端子３３に
は、リードタイミング信号としてクロックパルスが与え
られる。これによって、６ビツトカワンタ３１の計数が
進む。６ピツトカクンタ３１の上位４ビツトは、デコー
ダ３２に勺えられ、下位２ビツトは、前記ラッチ回路２
２の出力の付加ビットとして下位桁に付加でれる。

第５図は、６ビツトカワンタ３１の上位４ビツト３　Ｚ
　Ａ、下位２ビツト３１Ｂの変化の様子と、これと対応
する３６個のデータアドレス３１Ｃｆ示している。上位
４ビツト３１にのデコード出力は、ブロック（ｍ７〜ｍ
９）で示すように、メモ！Ｊ（Ｍｚ−Ｒ１？）を１個づ
つ読み出しモードに設定することができる。また、下位
２ビツト３１Ｂは、ｌ’−００ｊ〜「ｌｌＪまで変化す
ることによって、各メモリの行アドレス（４行）を指定
することができる。

〔発明の効果〕

上記したこの発明によれば、ｒＩＡ単な構成により、メ
モリのエリア全無駄なく有効に利用することができる。

従来のメモリ制御回路によると。

従アドレスの数が０入２につまり２”　＜　ｎ　＜　２
にである場合、にの値によって、不使用領域が太きくな
り、メモリの使用効率が悪くなったが、この発明の回路
によると、小単位のメモリを複数並列に接続し、各メモ
リの行アドレスは、自動的に行カクンタによって指定で
れるように構成している。従つ又１行アドレスの数がｎ
＝＝　２にであってもメモリ領域を有効に１更用できる
。

【図面の簡単な説明】

第１図、第２図は、それぞれ従来のメモリ制御回路のア
ドレス指定方法を説明するためのアドレス説明図、第３
図にこの発明の一実施例を示す構成説明図、第４図はこ
の発明の他の実施例を示す構成説明図、第５図は第４図
の回路の動作説明に示したアドレス説明図である。２２・・・ラッチ回路、２３・・・２ビツトカクンタ。２４・・・キャラクタメモリ、２５・・・ソフトレジス
タ、３１・・・６ピツトカワンタ、３２・・・デコーダ
。Ｍｌ−Ｍｌ・・・メモリ。出願人代理人　弁理士　鈴　江　武　彦第１図第２図

Claims

【特許請求の範囲】（υ　１個が任意のビットでなるｎ個のデータがｎ　＝
ｍ　Ｘ　２１であられされる場合、データバスが並列に
接続されたｍ個ｉ１ブロックとするメモリーと、１つの
コード（ｇ号の入力に基いて前記ｍ個のメモリ全体をア
ドレス指定するラッチ回路と、前記ラッチ回路の出力ア
ドレスデータの最下位ビットに更に前記ｌビットの付加
コードを追加して各メモリの行アドレス金指定するため
のカウンタと、ｍＩ記ｅビットのカウンタの１サイクル
毎に前記ｍ個のメモリを逐次読み出しモードに切換える
手段とを具備したこと全特徴とするメモリ制御回路。（２１削記力りンタはＭｉＪ記ｅビットカウンタであっ
て、前記ｍ個のメモリに逐次読み出しモードに切換える
手段は前記ぎビットカウンタのキャリー出力をクロック
として与えられる前記ｍビット出力のシフトレジスタで
あることを特徴とする特許請求の範囲第１項記載のメモ
リ制御回路。（３）　前記力ワンタは、前記ｌビットよりも大きいビ
ット数を有するカウンタでらって、その最下位から前目
しぎビットの出力を前記付加コードとして用いられ、残
ｐのビットは、これをデコードするデコーダに入力され
、このデコーダが前記ｍ個のメモリを逐次読み出しモー
ドに切換える手段として構成されたこと全特徴とする特
許請求の範囲第１項記載のメモリ制御回路。