JPS6015967B2 - 桁あふれ検出可能な３入力直列全加算器 - Google Patents

Description

【発明の詳細な説明】 本発明は桁あふれ検出可能な３入力直列全加算器に関す
る。

従来から用いられている直列全加算器は、２入力のみで
あり、従って、例えば、巡回形２次デイジタルフィルタ
を構成する場合等には、２入力列道全加算器が４個必要
である。

また、従来の加算器では加算後の結果が桁あふれを起し
ているか否かを検出するには別個の付属回路が必要であ
る。本発明の目的は桁あふれ検出可能な３入力直列全加
算器を提供することにある。本発明の加算器は、講出し
専用メモリ（以下ＲＯＭと略称）と２個のフリップフロ
ップとを備え、加算すべき３種類の直列データと前記直
列データの符号ビット（以下ＭＳＢと略称）の位置を示
すタイミングパルスと前記２個のフリツプフロップの２
出力とを前記ＲＯＭの６入力とし、前記６入力のうちの
前記タイミングパルスを除いた５入力の２を法とする和
の出力と桁あふれを起したことを示す出力と桁上りを示
す２出力とを前記ＲＯＭの４出力とし、前記ＲＯＭの４
出力のうちの前記桁上りを示す２出力を前記２個のフリ
ツプフロップの２入力とするように構成したことを特徴
とする。

次に図面を参照して本発明を詳細に説明する。

以下の説明では、入出力デー外ますべて２の桶数表示と
し、最小重みビット（以下はＢと略称）が時間的に最初
にくるような直列データ形式とする。図は本発明の一実
施例を示すブロック図である。

参照数字１ ０は６４ワード×４ビットのＲＯＭ、参照
数字２０および３０はフリップフロツプである。ＲＯＭ
ＩＯ‘こ書込された内容を第１表及び第２・表に示す。

第１表 第２表 第１表及び第２表において、×・ｙ’Ｚ’ｌｃｎ−，及
び×ｎ−，は入力ビットを示し、ｓ．ＩＣｎ，次ｎおよ
びＯＦは出力ビットを示す。

第１表はＭＳＢの位置を示すタイミングパルスが“０”
の時のＲＯＭＩＯの内容を示したものである。

第１表において、出力ビットｓは、２を法とする５入力
の和になっており、出力ビットｌｃｎ及びＸｎは共に桁
上りを示すビットである。

３ビットの和では、桁上りを示すビットに２ビットが必
要になる。

また、出力ビットＯＦは、桁あふれを示すビットである
が、第１表では全て“０”となっている。これは、第１
表の内容（出力ビットＯＦ）を読み出すのは常に、３入
力の和を演算する途中であるので演算が完結しておらず
、桁あふれを起したか否か判定する必要がないからであ
る。第２表はＭＳＢの位鷹を示すタイミングパルスが“
１”の時のＲＯＭＩＯの内容を示したものである。

第２表において、出力ビットｓは第１表と同一の内容で
ある。また、桁上りを示す出力ビットＩＣｎおよび幻ｎ
はすべて“０”となっている。さらに桁あふれを示す出
力ビットＯＦはその値が“１”の時には、桁あふれが起
ったことを意味している。なお、第１表及び第２表にお
いて、桁上りを示す出力ビットは２ビットのＩＣｎとめ
ｎを用いて表現される。

第１表では、５個の入力データビットであるＸ，Ｙ，Ｚ
，ＩＣｎ‐，及び汐ｎ‐，の２を法とする和の桁上り結
果がＩＣｎとぶｎに示されている。ここでＩＣｎ‐，及
び本ｎ‐，は共に１桁上りを意味している。５個の入力
データビットにうち“１”の数が０個、１個、２個、３
個、４個、５個の場合に対応してＩＣｎ及び本ｎの値は
それぞれ“０”及び“０”，“０”及び“０”，“１”
及び“０”，“１”及び“０”，“１”及び“１”，“
１”及び“１”として、桁上りを表現している。

従って、ＩＣｎ‐，及び本ｎ‐，の組合せで１桁上りを
表現していることになる。この表現は、ＩＣｎとぶｎを
入れ換えても良いことは言うまでもない。第２表のＩＣ
ｎ及び次ｎは連続するワードを区別するように共に“０
”の値が出力される。次に図の構成について第１表およ
び第２表を参照しながら動作を説明する。

第１表の入力ビットｘ，ｙ，ｚ，ＩＣｎ−・および本ｎ
‐，はそれぞれ図の入力端子２，３．４，５および６に
現われる。

また、第１表の出力ビットｓ，ｌｃｎ，沙ｎおよびＯＦ
はそれぞれ出力１１．１３，１４および１２に対応して
いる。入力端子１には、ＭＳＢの位直を示すタイミング
パルスが入力される。今、３つの直列データｘ，ｙ，ｚ
のＢＢがそれぞれ入力端子２，３および４に入力された
時には第１表に従い出力ビットｓ，ｌｃｎ．汝ｎおよび
ＯＦが出力１１，１３，１４および１２として生じる。

但し、１ビット前は直前のデータのＭＳＢであるので、
第２表に従いビットｌｃｎおよび幻ｎは共に“０”であ
るから上記時点では入力端子５．６には共に“０”が入
力される。出力ビットｌｃｎおよび松ｎに対応するＲＯ
ＭＩ０の出力１３および１４はそれぞれフリツプフロツ
プ２０および３０により１ビット遅延された後ＲＯＭＩ
Ｏの入力端子５，６に帰還される。ここで、あるビット
位置で発生した桁上げは、そのビットより１ビット上位
のビットに伝達する必要がある。すべて述べた通り、こ
こではデー外ま直列でかつＢＢが最初に光るような系列
を仮定している。したがって、第１図に示した１ビット
遅延を与えるフリッブフロツプ２０及び３０はあるビッ
ト位置で発生した桁上り情報を１ビット上位のビットに
伝達する働を行なつている。３個の直列入力データｘ，
ｙ，ｚのＭＳＢが到達するまでＲＯＭＩＯは表１の全て
の出力ビットを読み出す。

最後に３個の直列データｘ．ｙ．ｚのＭ旧Ｂがそれぞれ
入力端子２，３および４に入力された時には、ＲＯＭＩ
Ｏ‘ま第２表の全ての出力ビットを読み出す。

この時点では、ＭＳＢの位置を示すタイミングパルスが
入力される入力端子１は“１”となっている。仮に桁あ
ふれが起った場合には、ＲＯＭＩＯの出力１２が“１”
となり、出力端子８に出力される。またＲＯＭＩＯの出
力１１には第２表の出力ビットｓが読み出され、出力端
子７に出力される。次に桁あふれについて具体例を挙げ
て説明する。

入出力データを２の橘数表示された４ビットで表わし、
例えば、次式のような加算を考える。上式においてカツ
コ内は左記の２進符号をＩＧ隼数で表わしたものである
。上式の正しい加算結果はＩＧ錘数（十１０）であるが
、２進４ビットでは表わせず、この結果出力ビットを入
力データと同じように４ビットで表示すると、１０１０
（一６）と見なされてしまう（すなわち、桁あふれを生
じる）。この例では、桁あふれを起こす場合を示したが
、もちろん３個のデータの加算結果が４ビットで表現さ
れる値の範囲内（一８〜十７）にあれば、桁あふれは発
生せず正しい加算結果が得られ′る。桁あふれを示した
か杏かを示す第２表のＯＦの値は以下のように決定すれ
ば良い。前述の例を考えると、３個のデータの和を考え
ており、各々の値は−８から十７の範囲内にあるから３
個のデータの和は−２４から十２１の範囲に存在する。
この和の値を表現するには、データ長を２ビット増加し
６ビット分用意すれば良い。この時、体述の例の演算は
以下のようになる。上式において、Ｘ．Ｙ及びＺの２進
符号は、符号ビットが２ビット分拡張されて表現されて
いる。

このように、入力データの符号ビットを２ビット分拡張
して考えれば正しい結果を得ることが可能となる。また
、加算結果Ｓについて考えると、上位３ビット（ＭＳＢ
十２、ＭＳＢ十１及びＭ峠Ｂの値が異なっていることが
わかる。これは、桁あふれを起こしたことを示しており
、桁あふれを起こしていない場合には、上位３ビットは
、同一の値となる。そこで第２表に説明に戻ると第２表
は入力データのＭＳＢの位鷹で使用されるが、仮想的に
（ＭＳＢ十２）ビット目までの演算を考えることにする
と、ＭＳＢビット目から（ＭＳＢ＋２）ビット目までの
演算は、第２表の代わりに第１表の内容を読み出すこと
になる。ここで（ＭＳＢ＋１）ビット目の入力データＸ
，Ｙ．Ｚは、符号ビット則ちＭＳＢと同一の値をとる。
この時、第１表の横の欄についてみるとＩＣｎ‐，及び
次げ，のグループの“１”の数と、ＩＣｎ及び次ｎのグ
ループの“１”の数が一致していればＳの値は保持され
、桁あふれは起こさない。これに対し、前者のグループ
の“１”の数と後者のグループの“１”の数が不一致で
あれば、ＭＳＢビットのＳの値と（ＭＳＢ十１）のＳと
値とは異なり、桁あふれを起きしたことを意味する。例
えば、第１表において、Ｘ＝Ｙ＝“０”，Ｚ＝“１”，
ＩＣｍ，＝“１”，本ｎ‐，＝“０”の入力の時、ＩＣ
ｎ及び次ｎの出力はそれぞれ“１”及び“０”であるか
らＩＣｎ‐，及び次ｎ‐，のグループの“１”の数とＩ
Ｃｎ及び本ｎのグループの“１”の数は共に１個で一致
するからＭＳＢビット目のＳとくＭＳＢ十１）ビット目
のＳは一致する。これは桁あふれ造きそてし・ないこと
を意味する。従って、上記の入力に対応する第２表のＯ
Ｆの値は“０”となることがわかる。また、第１表にお
いて、×＝Ｙ＝“０”，Ｚ＝“１”，ＩＣｎ−，＝“１
”，２Ｃｎ‐，＝“１”の入力の時、ＩＣｎ及び父ｎの
出力はそれぞれ“１”及び“０”であるから、ＩＣｎ−
，及び本ｎ−，のグループの“１”の数は２個であるの
に対し、ＩＣｎ及び本ｎのグループの“１”の数は１個
であり、両グループの“１”の数は一致しない。これは
桁あふれを起こしたことを意味する。従って、上記の入
力に対応する第２表のＯＦの値は“１”となることがわ
かる。このようにして、第２表のＯＦの値は決定される
。本発明を用いて上式を演算すれば、次のようになる。

ＬＳＢからＭＧＢまでの４ビットに対応したビットをク
ロツク０，１．２および３と名づける。クロック０の時
点では、ｘ＝“０”．ｙ＝“１”，ｚ＝“１’、ｌｃｎ
−，＝“０”および松ｎ‐，＝“０”が入力され、第１
表に従いｓ＝“０”．ｌｃｎ＝“１”，父ｎ＝“０”お
よびＯＦ＝“０”が出力される。クロツク１の時点では
、ｘ＝“１へ ｙ：“１”，ｚ＝“０”，ｌｃｎ−，＝
“１”および勿ｎ‐，＝“０”が入力され、第１表に従
い、ｓ＝“１”．ｌｃｎ＝‘１１’Ｌ Ｚｎ＝“０”お
よびＯＦ＝“０”が出力される。

クロツク２の時点では、ｘ＝“１’、ｙ＝“１’、ｚ＝
‘‘１’、ｌｃｎ−，＝“１”および沙ｎ‐，＝“０”
が入力され第１表に従いｓ＝“０”，ｌｃｎ：“１”．
次ｎ＝“１”およびＯＦ＝０が出力される。最後に、ク
ロック３の時点ではＸニ“０’、ｙニ“０”，ｚニ“１
’１，１ｃｎ‐，＝“１”および幻ｎ‐，＝“１”が入
力され、第２表に従いｓ＝“１”．ｌｃｎ＝“０”，汝
ｎ＝“０”，ＯＦ＝“１”が出力され、ＯＦ＝“１”と
なるから上述の加算結果は桁あふれが起ったことを示し
ており、上式の結果と一致する。以上述べたように、本
発明によれば簡単な回路で桁あふれ検出可能な３入力直
列全加算回路を提供できる。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 １０・・・・・・ＲＯＭ、２０，３０・・…・フリツプ
フロツプ。

Claims (1)

【特許請求の範囲】
1. １ ６入力−４出力の読出し専用メモリと、このメモリ
   の４出力のうち２出力を供給される２個のフリツプフロ
   ツプとを備え、加算すべき３種類の直列データと前記直
   列データの符号ビツトの位置を示すタイミングパルスと
   前記２個のフリツプフロツプの２出力とを前記メモリの
   ６入力とし、前記６入力のうち前記タイミングパルスを
   除いた５入力の２を法とする和の出力と、前記タイミン
   グパルスが最上位ビツトが供給されていることを示す場
   合りには論理値“０”，“０”を、そうでない場合には
   前記５入力のビツト値に応じた２ビツトパターンを出力
   する１桁上りを示す２個の桁上り出力と、前記タイミン
   グパルスが最上位ビツト以外のビツトが供給されている
   ことを示す場合には論理値“０”を、そうでない場合に
   は桁あふれを起した場合のみ論理値“１”を出力する桁
   あふれ出力とを、前記メモリの４出力とし、前記メモリ
   の４出力のうちの前記桁上りを示す２個の出力を前記２
   個のフリツプフロツプの２入力とするように構成したこ
   とを特徴とする桁あふれ検出可能な３入力直列全加算器
   。