JPS60158666A - 半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 ゲート・ターンオフシリコン制御型整流器或いはサイリ
スタとして知られる型の半導体デバイスに関する。

本発明の背景 周知の型のサイリスタは、一般に伝導形が交互に変化す
るシリコンの四層から成る。等価な電気回路は、ｐ−ｎ
−ｐ及びｎ−ｐ−Ｈトランジスタの組み合わせで、第１
のｐ領域は陽極として１＠き、ｐ−ｎ−ｐトランジスタ
のエミッタであり、第２のｐ領域はゲートとして働き、
Ｐ−ｎ−Ｐ）ランジスタのコレクタであり、ｎ−ｐ−ｎ
）ランジスタのベースである。第１のｎ領域は陰極とし
て働き、ｎ−ｐ−ｎトランジスタのエミッタであり、第
２のｎ領域（基板）はｐ−ｎ−ｐトランジス夕のベース
として働き、ｎ−ｐ−ｎ）ランリスクのコレクタとして
働く。サイリスタは、°“ノーマリ・オフ゛デバイスで
、そのことは陽極及び陰極端子に十分な順方向バイアス
が印加されたとしても、順方向バイアス電位がゲートに
接続され、トリガ電流が流れない限り、それを貫く伝導
はない（オフ状態）ことを意味する。サイリスタが一度
伝導（オン状態）になると、ゲートは電圧源から接続を
解くことができ、陽極及び陰極に印加された順方向バイ
アス電位が除去されない限り、サイリスタを貫く伝導は
典型的な場合続く。もしゲートから陰極に逆バイアス電
位が接続され、陽極電流をゲートから低インピーダンス
回路にそらしても、この伝導を阻止（すＪ断）すること
は困難である。場合によっては、サイリスタのターンオ
ン中、ｎ−ｐ−ｎ）ランリスクのｐ形ベース（ゲート）
領域間の横方向電圧降下は、ゲート電圧に印加された電
圧より大きくなることがあり、従ってｎ　−ｐ　−ｎト
ランジスタのエミッターベース接合の一部は、順方向バ
イアスのままである。これにより、サイリスタは伝導（
オン）状態に保たれる。ターンオフするため、ゲートに
印加される電圧を増すことはできるが、大きさはｎ−ｐ
−ｎトランジスタのエミッターベース接合が降伏する点
まで高められるだけである。

ターンオフの問題のもう一つの解は、ベース領域の抵抗
が下るように、そのドーピングレベルを増すことである
。これはｎ−ｐ−ｎ）ランリスクの利得を下るという不
利な効果を有し、サイリスタをオン状態にスイッチする
のをより困難にし、サイリスタの“オン”′抵抗を増し
、サイリスタをターンオンするノヲ妨げ、バイアス電圧
を除去した後も、オンに保つのを妨げる可能制がある。

適当な電圧源とインピーダンス回路を、ゲート端子に設
けることにより“オン”　（導通）状態から゛オフ”　
（非導通）状態へスイッチでき、従って比較的容易に“
オン”状態にスイッチバックできるサイリスタを実現す
ることが望ましい。

本発明の要約 本発明は伝導形が交互に変わる層を有する四層デバイス
を含むサイリスタ構造に係る。

サイリスクの陰極は、それに隣接するベース領域より、
禁制帯が広い半導体材料で形成される。好ましい実施例
において、陰極に用いられる材料は、酸素ドープ多結晶
シリコンでサイリスクの他のすべての層はシリコンで形
成される。

酸素ドープ多結晶シリコンエミッタ（陰極）により、サ
イリスタに木来含まれるｎ−ｐ−ｎトランジスタは、通
常のサイリスタより、エミッタ中の抵抗が高く、ベース
中の抵抗が下り、尚、ｎ−ｐ−ｎ）ランリスクの利得（
ベータ）を許容できるレベルに保つことができる。この
ことは、サイリスタが良好なターンオン特性を持ち、且
つターンオフ（電流遮断）特性を改善することを可能に
する。

詳細な説明 構造（ｌＯ）は半導体基板（１２）を含み、それはブレ
ーナ表面（３８）を有する。

基板（１２）中に第１の半導体基板（１６）が形成され
、それは第１の伝導形をもち、誘電体層（１４）により
、基板（１２）から分離されている。第１の局在した半
導体領域（１８）が、基体（１６）の一部分内に存在し
、半導体基体（１６）とは相対する伝導形を有する。第
２の局在した半導体基体（２０が半導体（１６）内に存
在し、半導体領域（１８）と同じ伝導形を有する。領域
（１８及び（２０）は、半導体基体（１６）の部分によ
り、電圧に分離され、それらは表面（３８）と共通の部
分を有する。第１の伝導形を持つ第２の半導体基体（２
２）は、表面（３８）と共通で、領域（１８）の一部と
接触する一部分を持つ。第１の伝導形を持つ局在領域（
３４）が、基板（１２）の一部分内に存在し、それは表
面（３８）と共通の部分を有する。領域（３４）は基板
（１２）より高い不純物濃度を有し、基板（１２）に対
するオーム性接触を可能にする。

電極（２４，２６，２８）及び（３６）はそれぞれ領域
（１８，２２，２６）に結合されている。第１の誘電体
層（３０）は、選択的に表面（３８）を被覆する。第２
の誘電体（３２）は層（３０）及び領域（２２）の部分
を、選択的に被覆する。

構造（ｌＯ）はサイリスタとして用いる時半導体基体（
１６）及び領域（１８，２０）基体（２２）をそれぞれ
第２のゲート、第１のゲート、陽極及び陰極として用い
る。典型的な場合、第２のゲート半導体基体（１６）に
は電気的な接触（電極）はない。電極は直接半導体基体
（１６）に結合されるか、または基体（１６）と同じ伝
導形をもつが、不純物濃度の高い局在した半導体領域（
図示されてない）を通して、結合される６−実施例にお
いて、誘電体層（１４）及び（３２）は二酸化シリコン
で、誘電体層（３０）は半絶縁性多結晶シリコンで、基
体（２２）はｎ形酸素ドープ多結晶シリコンで、半導体
基体（１６）及び領域（１８）及び（２０）は、それぞ
れｎ−、ｐ＋及びＰ十伝導形である。

典型的な場合、基体（２２）は誘　電　体　層（３０）
の一部で同じｎ伝導形とするため、適当にドープされて
いる。層（３０）もまた基体（２２）を有する二酸化シ
リコンで、ｎ形酸素ドープ多結晶シリコンである。典型
的な場合、基体（２２）をｎ形伝導形とするために用い
られる不純物のあるものは、領域（２２）の下に存在す
る領域（１８）の最上部中に到達する。

これらの不純物は領域（＾８）の浅い部分をｐ形伝導形
から、ｎ形伝導形に変える。この浅い領域は、図面中に
は示されていない。

従って、シリコンｐ−ｎ接合は表面（３８）に接近し、
基体（２２）下に形成される。基体（２２）はこの浅い
ｎ影領域と電気的に接触し、ｎ影領域は実効的に構造（
ｌＯ）の陰極の一部となり、領域（１８）及　び　基　
体（２２）間の領域を保護する。電極（２６）により基
体（２２）へのオーム性電極を容易にするように、ｎ十
形ドープポリシリコン（図示されていない）領域は、典
型的な場合、基体（２２）の最上表面」−に堆積され、
電極（２６）はそれへの電極を作る。半導体基体（１６
）、領域（１８）及び（２０）、基体（２２）の不純物
濃度は、典型的な場合それぞれ１０１３乃至１０１６．
１０１６乃至１０１９１０】８乃至ＩＱ２２及び１Ｑ１
９乃至１０２１不純物／ｃｍ３の範囲である。基体（２
２）は典型的な場合、１５原子パーセント酸素ドーピン
グ又はそれ以上である。基板（１２）及び領域（３４）
はともにｐ又はｎ形伝導形で、領域（３４）はより高い
不純物濃度を有し、十分高い不純物濃度で、電極（３６
）への良好な電気的な接触を可崗にする。電極（２４゜
２６．２８）及び（３６）はアルミニウムである。電極
（２４，２６，２８）は又それぞれ、ゲート、陰極及び
陽極電極とよんでもよい。

基体（２２）及び領域（１８）及び半導体基体（１６）
はそれぞれ固有のｎ−ｐ−ｎトランジスタのｎ形エミッ
タ、ｐ形ベース及びｎ形コレクトとして働く。領域（１
８）、半導体基体（１６）及び領域（２０）は、固有の
ｐ−ｎ−ｐ）ランリスタのｐ形コレクタ、ｎ形ベース及
びｐ形エミッタとして働く。

陽極電極（２８）及び陰極電極（２６）に適当な順方向
バイアス電位（図示されていない）を印加し、ゲート電
極（２４）に適当な電圧（図示されていない）を印加し
、電流図示されていない）を流すと、構造（１０）は陽
極電極（２８）から陰極電極（２６）に電流を流す。一
度この電流が流れると、ゲート電極（２４）に印加され
た外部電圧及び電流源は取り除くことができ、そのよう
な伝導は続く。これは典型的な場合、“オン（導通状態
”と定義される。構造（ｌＯ）を“オフ（非導通）状態
”にスイッチするためには、低インピーダンス回路（図
示されていない）がゲート電極（２４）に結合され、ゲ
ート電極（２４）から電流を引き出し、ゲート端子（２
４）に印加された電位は、エミッターベース接合（領域
（１８）及び基体（２２）の界面に形成された接合）は
、もはや順方向バイアスされず、逆方向バイアスされる
ように減少される。シリコン領域（１８）及び（２０）
、半導体基体（１６）より大きな禁制帯を有するエミッ
タ（２２）を用いることにより、より高いエミッタ注入
効率有し、従って、もしエミッタ（２２）がシリコンで
形成された場合より、大きな電流利得（ベータ）をもつ
固有のｎ−ｐ−ｎトランジスタを含むサイリスタが得ら
れる。このことによって、基体（２２）（サイリスタの
固有のｎ−ｐ−ｎ）ランリスクのエミッタ）の抵抗率を
、標準的なシリコンサイリスタのシリコン陰極（エミッ
タ）を用いる通常の場合より、高くすることができる。

領域（１８）（サイリスクの固有のｎ−ｐ−ｎ）ランリ
スクのベース）の抵抗率は、ベース（広がり）抵抗を減
らすため、通常用いる値以下に下ることができる。この
ことにより、ｎ−ｐ−ｎ）ランリスクの利得（ベータ）
は下る。しかし、酸素ドープ多結晶シリコンエミッタ（
２２）がベータを増すため、得られるベータはサイリス
ク（構造（１０））を“オン”状態にスイッチするのに
必要な最小値より、著しく高い。このことはサイリスタ
（構造（１０））を、オンからオフ状態へ、著しく容易
にスイッチさせる。その理由は、それはベース（広がり
）抵抗を下げ、エミッタ抵抗を高くするからである。こ
のことは、領域（１８）及び基体（２２）間のエミッタ
ーベース接合間の順方向バイアスを取り除き、ｎ−ｐ−
ｎ）ランリスクをターンオフすることを非常に容易にす
ることを意味する。これにより、陽極電極（２８）から
陰極電極（２６）への導電路が遮断され、従ってサイリ
スタ（構造（１０））は“オフ”状態にスイッチする。

ｎ−ｐ−ｎトランジスタのベータは通常のｎ−ｐ−ｎ構
造とほぼ同じレベルに保たれるため、構造（ｌＯ）のタ
ーンオン特性は、通常のシリコンサイリスタと本質的に
同じである。

通常のサイリスタにおいて、全ての領域又は基板又は半
導体基体はシリコンである。そのような構造において、
陰極（固有のｎ−ｐ−ｎトランジスタのエミッタ）は通
常高濃度ドープで、ゲートはサイリスタを容易にターン
オンできるために必要な電流利得（ベータ）を得るため
に、よりゆるやかなドーピングになっている。これらの
相対的なドーピングレベルにより、エミッタの禁制帯電
圧は、ベースより小さくなる。本発明の構造（１０にお
いて、エミッタ（２２）の禁制帯電圧は、ベース領域（
１８）の禁制帯電圧より大きい。固有のｎ−ｐ−ｎ）ラ
ンリスクの利得は、両方の領域に用いられる材料の違い
のため、許容しうるレベルに保たれる。領域（１８）よ
り約０．１ボルト又はそれ以上高い基体（２２）の禁制
帯電圧は、先のパラグラフで述べた他の設計パラメータ
が用いられるならば、構造（１０）のターンオフ特性を
著しく改善する。領域（１８）及び基体（２２）の禁制
帯電圧の典型的な値は、それぞれ１．１２及び１．４乃
至１．５ボルトである。

各種の修正が可能である。例えば、全ての領域及び半導
体基体の伝導形は反転でき、半導体基板（１２）及び領
域（３４）は、それぞれｐ及びｐ−伝導形でよく、又、
夫々ｎ及びｎ−伝導形でよい。更に、複数の分離された
半導体基体（１６）を、基板（１２）中に形成し、夫々
が別々のサイリスタを含むようにすることができる。更
に、基板（１２）、領域（３４）、電極（３６）及び誘
電体層（１４）は除くことができ、半導体装置（１６）
をそれ自身基板として働かせることもできる。尚、更に
、誘電体層（１４，３０及び（３２）はシリコン窒化物
又は二酸化シリコン以外の誘電体材料でよい。更に、誘
電体で分離されるか、通常の方法で分離された構造を有
する垂直ＧＴＯを、陰極（エミッタ）領域の禁制帯が領
域（１８）のそれより大きい限り用いることができる。

更に尚、サイリスタの他の部分より広い禁制帯を有する
エミッタを用いた単一個別サイリスク構造が形成できる
。更に尚、基体（２２）及び電極（２６）は、領域（３
８）の左側から右側へ移動させ、次に電極（２４）を領
域（１８）の右側から左側へ移動させることができる。

基体（２２）及び構造（ｌＯ）の電極（２４２６）のこ
の再構成は、ターンオン特性を改善するが、ターンオフ
特性はある程度劣化させると予想される。更に尚、基体
（２２）は水素ドーピングのアモルファスシリコンでよ
い。

【図面の簡単な説明】

図面は本発明の一実施例に従う半導体構造の断面図であ
る。 〔主要部分の符号の説明〕 第１の領域　・・・・　１８ 第２の領域　・φ・　２０ 第１の半導体基体　・・・　１６ 第２の半導体基体　Φ・・　２２ 出願人　アメリカン　テレフォン　アンドテレグラフ　
カムパニー 第１頁の続き ０発　明　者　ロパート　スチーヴン スコット ＠発明者　イウーフェン　ワン アメリカ合衆国　１９６１０　ペンシルヴアニア、バー
クス。 ワイオミツシング、レッドウッド　アヴエニュー　８１
４アメリ力合衆国　０７９２２　ニュージャーシイ、ユ
ニオン。

Claims (1)

1. 【特許請求の範囲】 １、第１の伝導形を有し、その中に相対する伝導形の空
   間的に分離された第１及び第２の領域を含む第１の半導
   体基体と、上記第１の領域に隣接した第１の伝導形の第
   ２の半導体基体を含む半導体デバイスにおいて、 前記第２の基体の禁制帯は、前記第１の領域より、少く
   とも０．１ボルトだけ大きいことを特徴とする半導体デ
   バイス。 ２、特許請求の範囲第１項に記載されたデバイスにおい
   て、 第１の半導体基体と前記第１及び第２の領域はシリコン
   から成り、第２の基体はドープされた多結晶シリコンか
   ら成ることを特徴とするデバイス。 ３、＃許請求の範囲第２項に記載されたデバイスにおい
   て、 第２の基体は酸素ドープ多結晶シリコンであることを特
   徴とするデバイス。