JPS6014326A - 絶対値演算回路 - Google Patents
絶対値演算回路Info
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- JPS6014326A JPS6014326A JP58121951A JP12195183A JPS6014326A JP S6014326 A JPS6014326 A JP S6014326A JP 58121951 A JP58121951 A JP 58121951A JP 12195183 A JP12195183 A JP 12195183A JP S6014326 A JPS6014326 A JP S6014326A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は２進数の差の絶対値演算回路に関する。
従来、２つの２進数ＸとＹとの差の絶対値演算回路では
、Ｙの１の補数Ｙと、前記Ｘと、最下位ビットへの補助
入力とを１つ以上の全加算器の入力とし、全加算器の最
上位からの桁上げ出力によってＸ≧Ｙか、Ｘ≦Ｙかを判
定しＸ≧ＹのときにはＸ−Ｙ：、Ｘ十Ｙ＋１ ヲ、Ｘ≦
ＹのときにはＹ−Ｘ＝Ｘ−１−Ｙ（Ｘ＋Ｙの１の補数）
を計算することによって２数ＸとＹの差の絶対値１ｌ−
Ｙｌ’に出力する。
、Ｙの１の補数Ｙと、前記Ｘと、最下位ビットへの補助
入力とを１つ以上の全加算器の入力とし、全加算器の最
上位からの桁上げ出力によってＸ≧Ｙか、Ｘ≦Ｙかを判
定しＸ≧ＹのときにはＸ−Ｙ：、Ｘ十Ｙ＋１ ヲ、Ｘ≦
ＹのときにはＹ−Ｘ＝Ｘ−１−Ｙ（Ｘ＋Ｙの１の補数）
を計算することによって２数ＸとＹの差の絶対値１ｌ−
Ｙｌ’に出力する。
この絶対値演算回路の構成は基本的に２つに大別され、
１つは全加算器の最上位の桁上げ出力から最下位の補助
入力へのフィードバンク回路をもつことによりＸ≧Ｙの
ときとＸ≦Ｙのときの計算に同一の全加算器を利用する
方法であり、他の１つはＸ≧ＹのときとＸ≦Ｙのときの
計算を分離して複数の全加算器を利用する方法である。
１つは全加算器の最上位の桁上げ出力から最下位の補助
入力へのフィードバンク回路をもつことによりＸ≧Ｙの
ときとＸ≦Ｙのときの計算に同一の全加算器を利用する
方法であり、他の１つはＸ≧ＹのときとＸ≦Ｙのときの
計算を分離して複数の全加算器を利用する方法である。
第１図に前者の、第２図に後者の方法による絶対値演算
回路の一例をそれぞれ示す。第１図において、２つの２
進数ＸとＹはＸは信号線１０ヲ通って直接全加算器１２
０に入力され、またＹは信号線１１を通って各ビット反
転回路１１０に入力された後、信号線１２を通って全加
算器１２０に入力される。全加算器１２０の最上位の桁
上げ出力Ｃ０Ｆｉ信号線１３を通って選択回路１３０の
入力となると同時に信号線１４を通って全加算器１２０
の最下位ビットの補助入力となる。全加算器１２０の和
Ｓは信号線１５を通り選択回路１３０への直接の入力と
なると同時に各ビット反転回路１４０ヲ通り、和Ｓの１
の補数丁となって信号線１６を通って選択回路１３０の
入力となる。選択回路１３０は、前記和Ｓと、その１の
補数Ｓと、前記桁上げ出力ＣＯとを入力とし、桁上は出
力ＣＯが１のときには和Ｓを選択し、また桁上げ出力Ｃ
Ｏが０のときには和Ｓの１の補数百を選択してＺとし、
信号線１７より出力する。ここで２け２数ＸとＹとの差
の絶対値となる。
回路の一例をそれぞれ示す。第１図において、２つの２
進数ＸとＹはＸは信号線１０ヲ通って直接全加算器１２
０に入力され、またＹは信号線１１を通って各ビット反
転回路１１０に入力された後、信号線１２を通って全加
算器１２０に入力される。全加算器１２０の最上位の桁
上げ出力Ｃ０Ｆｉ信号線１３を通って選択回路１３０の
入力となると同時に信号線１４を通って全加算器１２０
の最下位ビットの補助入力となる。全加算器１２０の和
Ｓは信号線１５を通り選択回路１３０への直接の入力と
なると同時に各ビット反転回路１４０ヲ通り、和Ｓの１
の補数丁となって信号線１６を通って選択回路１３０の
入力となる。選択回路１３０は、前記和Ｓと、その１の
補数Ｓと、前記桁上げ出力ＣＯとを入力とし、桁上は出
力ＣＯが１のときには和Ｓを選択し、また桁上げ出力Ｃ
Ｏが０のときには和Ｓの１の補数百を選択してＺとし、
信号線１７より出力する。ここで２け２数ＸとＹとの差
の絶対値となる。
また第２図において、２つの２進数ＸとＹは、Ｘは信号
線２０を通って全加算器２２０および２２１の入力とな
り、またＹは信号線２１を通って各ビット反転回路２１
０に入力された後、信号線２２を通って全加算器２２０
および２２１の入力となる。全加算器２２０の最下位ビ
ットの補助入力は０とする。この全加算器２２０の和Ｓ
Ｏは信号線２５より各ビット反転回路２４０を通り、和
ＳＯの１の補数πとなって信号線２６を通り選択回路２
３０の入力となる。全加算器２２０の最上位の桁上げ出
力ＣＯは信号線２３を通り選択回路２３０の入力となる
。全加算器２２１の最下位ビットの補助入力は１とする
。この全加算器２２１の和Ｓ１は信号線２８を通って選
択回路２３０の入力となる。選択回路２３０は、前記和
ｓ１と、前記和ＳＯの１の補数ｍと、前記桁上は出力Ｏ
Ｑと金入力とし、桁上げ出力ＣＯが１のときには和Ｓ１
側を選択し、桁上げ出力ＣＯが０のときには和百１−側
を選択してＺとし、信号線２７より出力する。ここで２
は２数ＸとＹとの差の絶対値となる。
線２０を通って全加算器２２０および２２１の入力とな
り、またＹは信号線２１を通って各ビット反転回路２１
０に入力された後、信号線２２を通って全加算器２２０
および２２１の入力となる。全加算器２２０の最下位ビ
ットの補助入力は０とする。この全加算器２２０の和Ｓ
Ｏは信号線２５より各ビット反転回路２４０を通り、和
ＳＯの１の補数πとなって信号線２６を通り選択回路２
３０の入力となる。全加算器２２０の最上位の桁上げ出
力ＣＯは信号線２３を通り選択回路２３０の入力となる
。全加算器２２１の最下位ビットの補助入力は１とする
。この全加算器２２１の和Ｓ１は信号線２８を通って選
択回路２３０の入力となる。選択回路２３０は、前記和
ｓ１と、前記和ＳＯの１の補数ｍと、前記桁上は出力Ｏ
Ｑと金入力とし、桁上げ出力ＣＯが１のときには和Ｓ１
側を選択し、桁上げ出力ＣＯが０のときには和百１−側
を選択してＺとし、信号線２７より出力する。ここで２
は２数ＸとＹとの差の絶対値となる。
第１図および第２図に示したこれらの回路では、入力Ｘ
と入力ＹがＭビットの２進数であって、かつＹの下位Ｎ
ビットの全ビットが０であることが既知であっても、Ｙ
の１の補数ＹのＭビット全部を計算に使用するため、利
用する全加算器はＭビット分の桁数となってその和が決
定されるまでの桁上は伝搬時間が長く々す、そのことが
絶対値演算回路全体の演算性能を下げる太き力要因と々
っていた。
と入力ＹがＭビットの２進数であって、かつＹの下位Ｎ
ビットの全ビットが０であることが既知であっても、Ｙ
の１の補数ＹのＭビット全部を計算に使用するため、利
用する全加算器はＭビット分の桁数となってその和が決
定されるまでの桁上は伝搬時間が長く々す、そのことが
絶対値演算回路全体の演算性能を下げる太き力要因と々
っていた。
本発明の目的は、２つのＭビットの２進数入力のうち一
方の下位Ｎビットが０であることが既知の場合に、その
入力の下位Ｎビットと上位Ｍ−Ｎビットとを分離して演
算することによって上記欠点を解決し、演算時間を短縮
化して、さらに金物量を削減し得る絶対値演算回路を提
供することにある。
方の下位Ｎビットが０であることが既知の場合に、その
入力の下位Ｎビットと上位Ｍ−Ｎビットとを分離して演
算することによって上記欠点を解決し、演算時間を短縮
化して、さらに金物量を削減し得る絶対値演算回路を提
供することにある。
本発明の絶対値演算回路は、Ｍビットの２進数Ｘの入力
とＭビットのうち下位Ｎビットが０の２進数Ｙの入力と
に対して前記２進数Ｘの下位Ｎビット部の２進数Ｘ２の
全ビットの論理和ｃ１を作成する論理和回路を含み、前
記Ｍビットの２つの２進数ＸとＹの上位Ｍ−Ｎビット部
の２進数ｘ１とＹｌとの大小関係を判定し、判定信号ｃ
ｏを出力するとともにＸｌ−１−０１）Ｙｌのときには
Ｘｌ−Ｙｌを、Ｘ１＋Ｃ１≦Ｙ１のときＫはＹｌ−Ｘｌ
−Ｃ！１をそれそ”れ計算して出力する補助入力絶対値
演算回路と、前記２進数ｘ２の２の補数Ｘ３を計算して
出力する補数発生回路と、前記２進数ｘ２と前記補数Ｘ
３とを入力とし、前記判定信号ＣＯによって前記２進数
ｘ２または前記補数Ｘ３のいずれか一方を選択して出力
する選択回路とを含んで構成されたことを特徴とする。
とＭビットのうち下位Ｎビットが０の２進数Ｙの入力と
に対して前記２進数Ｘの下位Ｎビット部の２進数Ｘ２の
全ビットの論理和ｃ１を作成する論理和回路を含み、前
記Ｍビットの２つの２進数ＸとＹの上位Ｍ−Ｎビット部
の２進数ｘ１とＹｌとの大小関係を判定し、判定信号ｃ
ｏを出力するとともにＸｌ−１−０１）Ｙｌのときには
Ｘｌ−Ｙｌを、Ｘ１＋Ｃ１≦Ｙ１のときＫはＹｌ−Ｘｌ
−Ｃ！１をそれそ”れ計算して出力する補助入力絶対値
演算回路と、前記２進数ｘ２の２の補数Ｘ３を計算して
出力する補数発生回路と、前記２進数ｘ２と前記補数Ｘ
３とを入力とし、前記判定信号ＣＯによって前記２進数
ｘ２または前記補数Ｘ３のいずれか一方を選択して出力
する選択回路とを含んで構成されたことを特徴とする。
次に本発明の実施例を図面を参照して詳細に説明する。
第３図は本発明の一実施例絶対値演算回路のブロック構
成図、第４図は演算する２進数Ｘ、Ｙおよび演算出力２
のビット構成を示す図である。第４図に示すように、２
進数ＸおよびＹはＭビットからなり、２進ｐＹはＭビッ
トのうちの下位Ｎビットが０であることが既知であり、
上位Ｍ −Ｎビット部が２進数Ｙ１で表される。また２
進数Ｘは下位Ｎビット部が２進数ｘ２で表され、上位Ｍ
−Ｎビット部が２進数ｘ１で表される。さらに２進数Ｚ
は下位Ｎビットが２進数ｚ２で表され、上位Ｍ−Ｎビッ
トが２進数ｚ１で表される。
成図、第４図は演算する２進数Ｘ、Ｙおよび演算出力２
のビット構成を示す図である。第４図に示すように、２
進数ＸおよびＹはＭビットからなり、２進ｐＹはＭビッ
トのうちの下位Ｎビットが０であることが既知であり、
上位Ｍ −Ｎビット部が２進数Ｙ１で表される。また２
進数Ｘは下位Ｎビット部が２進数ｘ２で表され、上位Ｍ
−Ｎビット部が２進数ｘ１で表される。さらに２進数Ｚ
は下位Ｎビットが２進数ｚ２で表され、上位Ｍ−Ｎビッ
トが２進数ｚ１で表される。
第３図において、上記２進数Ｙ１、ｘｌおよびＸ２の各
出力は、それぞれ信号線３０，３１および３２を通って
補助入力付絶対値演算回路３００の入力に接続される。
出力は、それぞれ信号線３０，３１および３２を通って
補助入力付絶対値演算回路３００の入力に接続される。
この信号線３２は信号線３４および３５に分岐し、信号
線３４は補数発生回路３１０の入力に接続され、信号線
３５は選択回路３２０の入力に接続される。また補数発
生回路３１０の出力は信号線３６ヲ通って選択回路３２
０の入力に接続される。前記演算回路３００の判定出力
は信号線３７を通って選択回路３２０の入力に接続され
る。この演算回路３００は信号線３８に接続され、２進
数２１を出方し、選択回路３２０は信号線３９に接続さ
れ、２進数ｚ２を出力する。
線３４は補数発生回路３１０の入力に接続され、信号線
３５は選択回路３２０の入力に接続される。また補数発
生回路３１０の出力は信号線３６ヲ通って選択回路３２
０の入力に接続される。前記演算回路３００の判定出力
は信号線３７を通って選択回路３２０の入力に接続され
る。この演算回路３００は信号線３８に接続され、２進
数２１を出方し、選択回路３２０は信号線３９に接続さ
れ、２進数ｚ２を出力する。
このような構成の回路では、２進数ＸおよびＹが入力さ
れると、前記２進数Ｙの上位Ｍ−Ｎビットの２進数Ｙ１
は信号線３ｏを通り、１だ前記２進数Ｘの上位Ｍ−Ｎビ
ットの２進数Ｘ１は信号線３１を通って補助入力付絶対
値演算回路３００に入力する。前記２進数Ｘの下位Ｎビ
ットの２進数Ｘ２は信号線３２を通り補助入力付絶対値
演算回路３００に入力するとともに、信号線３４を通り
補数発生回路３１０に入力し、かつ信号線３５を通って
選択回路３２０に入力する。補助入力付絶対値演算回路
３００は前記２進数Ｙ１と前記２進数Ｘ１と前記２進数
Ｘ２とが入力すると、２進数Ｘ２の全ビットの論理和Ｃ
１を作成し、Ｘ １＋０１ ）Ｙ １がＸｌ−１−０１
≦Ｙ１がを判定してその判定信号ＣＯを信号線３７全通
して選択回路３２０に出方するとともに、ｘｌ−４−ｃ
ｌ＞ｙｉのときにはＸ ｉ−Ｙ １を計算し、Ｘ１＋Ｏ
ｊ≦Ｙ１のときＫはＹｌ−Ｘｉ−Ｃ１を計算してその計
算結果の２進数２１を信号線３７を通して出力する。こ
こで２進数ｚ１は前記２つのＭビットの２進数ＸとＹと
の差の絶対値１ｘ−ｙｌの上位Ｍ−Ｎビットとなる。
れると、前記２進数Ｙの上位Ｍ−Ｎビットの２進数Ｙ１
は信号線３ｏを通り、１だ前記２進数Ｘの上位Ｍ−Ｎビ
ットの２進数Ｘ１は信号線３１を通って補助入力付絶対
値演算回路３００に入力する。前記２進数Ｘの下位Ｎビ
ットの２進数Ｘ２は信号線３２を通り補助入力付絶対値
演算回路３００に入力するとともに、信号線３４を通り
補数発生回路３１０に入力し、かつ信号線３５を通って
選択回路３２０に入力する。補助入力付絶対値演算回路
３００は前記２進数Ｙ１と前記２進数Ｘ１と前記２進数
Ｘ２とが入力すると、２進数Ｘ２の全ビットの論理和Ｃ
１を作成し、Ｘ １＋０１ ）Ｙ １がＸｌ−１−０１
≦Ｙ１がを判定してその判定信号ＣＯを信号線３７全通
して選択回路３２０に出方するとともに、ｘｌ−４−ｃ
ｌ＞ｙｉのときにはＸ ｉ−Ｙ １を計算し、Ｘ１＋Ｏ
ｊ≦Ｙ１のときＫはＹｌ−Ｘｉ−Ｃ１を計算してその計
算結果の２進数２１を信号線３７を通して出力する。こ
こで２進数ｚ１は前記２つのＭビットの２進数ＸとＹと
の差の絶対値１ｘ−ｙｌの上位Ｍ−Ｎビットとなる。
補数発生回路３１０は前記２進数ｘ２を入力するとｘ２
の２の補数ｘ３を信号線３６を通して選択回路３２０に
出力する。選択回路３２０は、前記２進数Ｘ２と、前記
補数Ｘ５と、前記判定信号ｃｏとを入力すると、判定信
号ＣＯが１が０かによって２進数Ｘ２かその補数Ｘ３が
のいずれがを選択して２進数Ｚ２とし、信号ｉ３９′ｆ
ｒ：通して出力する。ここで２進数ｚ２は前記２つのＭ
ビットの２進数ＸとＹとの差の絶対値１ｘ−ｙｌの下位
Ｎビットとなる。
の２の補数ｘ３を信号線３６を通して選択回路３２０に
出力する。選択回路３２０は、前記２進数Ｘ２と、前記
補数Ｘ５と、前記判定信号ｃｏとを入力すると、判定信
号ＣＯが１が０かによって２進数Ｘ２かその補数Ｘ３が
のいずれがを選択して２進数Ｚ２とし、信号ｉ３９′ｆ
ｒ：通して出力する。ここで２進数ｚ２は前記２つのＭ
ビットの２進数ＸとＹとの差の絶対値１ｘ−ｙｌの下位
Ｎビットとなる。
次に第３図に示した補助入力付絶対値演算回路３００の
詳細なブロック構成を第５図を参照して説明する。第５
図において、信号線３２は論理和回路４００の入力に接
続される。また信号線３１は全加算器４２０の入力に接
続される。また信号線３ｏは各ビット反転回路４１０お
よび信号線４ｏを介して全加算器４２０の入力に接続さ
れる。論理和回路４００の出力は信号線４１を介して論
理和回路４３０の一方の入力に接続され、他方の入力に
は全加算器４２０の判定信号出力が信号線４２を介して
接続される。この論理和回路４３０の出力は信号線４３
を介して全加算器４２０の補助入力に接続される。この
全加算器４２０の出力は信号線４５を介して直接選択回
路４４０の入力に接続され、また各ビット反転回路４５
０および信号線４６を介して選択回路４４０の入力に接
続される。また全加算器４２０の判定出力は前記信号線
３７に接続される。この信号線３７は信号線４７および
前記信号線４２に分岐し、信号線４７は選択回路４４０
の入力に接続される。この選択回路４４０の出力には前
記信号線３８が接続される。
詳細なブロック構成を第５図を参照して説明する。第５
図において、信号線３２は論理和回路４００の入力に接
続される。また信号線３１は全加算器４２０の入力に接
続される。また信号線３ｏは各ビット反転回路４１０お
よび信号線４ｏを介して全加算器４２０の入力に接続さ
れる。論理和回路４００の出力は信号線４１を介して論
理和回路４３０の一方の入力に接続され、他方の入力に
は全加算器４２０の判定信号出力が信号線４２を介して
接続される。この論理和回路４３０の出力は信号線４３
を介して全加算器４２０の補助入力に接続される。この
全加算器４２０の出力は信号線４５を介して直接選択回
路４４０の入力に接続され、また各ビット反転回路４５
０および信号線４６を介して選択回路４４０の入力に接
続される。また全加算器４２０の判定出力は前記信号線
３７に接続される。この信号線３７は信号線４７および
前記信号線４２に分岐し、信号線４７は選択回路４４０
の入力に接続される。この選択回路４４０の出力には前
記信号線３８が接続される。
このような構成の回路では、２進数ｘ２が信号線３２′
？ｆ：通って論理和回路４００に入力し、２進数Ｙ１が
信号線３０を通って各ビット反転回路４１０に入力し、
かつ２進数Ｘ１がイａ号線３１を通って全加算器４２０
に入力すると、論理和回路４００け２進数ｘ２の全ビッ
トが０のときのみ論理和信号ｃ１を０にし、また２進数
Ｘ２の全ビットのうち１ビツトでも１があるときには論
理和信号Ｃ１を１にする。
？ｆ：通って論理和回路４００に入力し、２進数Ｙ１が
信号線３０を通って各ビット反転回路４１０に入力し、
かつ２進数Ｘ１がイａ号線３１を通って全加算器４２０
に入力すると、論理和回路４００け２進数ｘ２の全ビッ
トが０のときのみ論理和信号ｃ１を０にし、また２進数
Ｘ２の全ビットのうち１ビツトでも１があるときには論
理和信号Ｃ１を１にする。
この論理和信号Ｃ１は信号線４１を通って論理和回路４
３０に入力する。各ビット反転回路４１０は前記２進数
Ｙ１が入力すると、２進数Ｙ１の各ビットを反転させ、
２進数Ｙ１の１の補数五を信号線部を通して全加算器４
２０に出力する。全加算器４２０は、前記２進数Ｘ１と
、前記２進数對と、論理和回路４３０の出力である最下
位ビットへの補助人力Ｃ２とを入力し、和５＝Ｘ１＋這
十０２を計算し、信号線４５全通して選択回路４４０と
各ビット反転回路４５０とに出力する。ここで前記全加
算器４２０はその最上位からの桁上げ出力が１のときに
けｘ１＋０２＞Ｙ １を示し、甘た０のときにはＸ１＋
０２≦Ｙ１を示す。全加算器４２０はこの判定結果を判
定信号ＣＯとして信号線３７を通して出力するとともに
％信号線４７を通して選択回路４４０に出力し、かつ信
号線４２全通して論理和回路４３０に出力する。
３０に入力する。各ビット反転回路４１０は前記２進数
Ｙ１が入力すると、２進数Ｙ１の各ビットを反転させ、
２進数Ｙ１の１の補数五を信号線部を通して全加算器４
２０に出力する。全加算器４２０は、前記２進数Ｘ１と
、前記２進数對と、論理和回路４３０の出力である最下
位ビットへの補助人力Ｃ２とを入力し、和５＝Ｘ１＋這
十０２を計算し、信号線４５全通して選択回路４４０と
各ビット反転回路４５０とに出力する。ここで前記全加
算器４２０はその最上位からの桁上げ出力が１のときに
けｘ１＋０２＞Ｙ １を示し、甘た０のときにはＸ１＋
０２≦Ｙ１を示す。全加算器４２０はこの判定結果を判
定信号ＣＯとして信号線３７を通して出力するとともに
％信号線４７を通して選択回路４４０に出力し、かつ信
号線４２全通して論理和回路４３０に出力する。
論理和回路４３０は前記論理和信号Ｃ１と前記判定信号
ＣＯとを入力すると、論理和信号Ｃ１と判定信号ＣＤと
の論理和を計算し、その論理和信号０２が信号線４３を
通って前記全加算器４２０の補助入力に導かれる。この
結果前記全加算器４２０は判定信号ＣＯが１のときには
論理和信号ｃ２を１にし、判定信号ＣＯが０のときには
論理和信号ｃ２を０１にして、それぞれ補助入力とする
ことになる。各ビット反転４５０は前記和Ｓを入力する
と、和Ｓの各ヒツトを反転させ、和Ｓの１の補数百を信
号線４６を通して選択回路４４０に出力する。選択回路
４４０は、前記和Ｓと、その１の補数百と、前記判定信
号ＣＯとを入力すると、判定信号ｃｏが１のときには和
Ｓを選択し、また判定信号ＣＯが０のときＫは和Ｓの１
の補数百を選択して２進数ｚ１とし、信号線３８を通し
て出力する。ここで２進数ｚ１は判定信号ＣＯが１のと
きＫはＺ１＝Ｓ−Ｘｌ−Ｙｌとなり、また判定信号ＣＯ
が０のときＫはＺ１＝Ｓ＝Ｙ１−Ｘｌ−Ｃ１となる。
ＣＯとを入力すると、論理和信号Ｃ１と判定信号ＣＤと
の論理和を計算し、その論理和信号０２が信号線４３を
通って前記全加算器４２０の補助入力に導かれる。この
結果前記全加算器４２０は判定信号ＣＯが１のときには
論理和信号ｃ２を１にし、判定信号ＣＯが０のときには
論理和信号ｃ２を０１にして、それぞれ補助入力とする
ことになる。各ビット反転４５０は前記和Ｓを入力する
と、和Ｓの各ヒツトを反転させ、和Ｓの１の補数百を信
号線４６を通して選択回路４４０に出力する。選択回路
４４０は、前記和Ｓと、その１の補数百と、前記判定信
号ＣＯとを入力すると、判定信号ｃｏが１のときには和
Ｓを選択し、また判定信号ＣＯが０のときＫは和Ｓの１
の補数百を選択して２進数ｚ１とし、信号線３８を通し
て出力する。ここで２進数ｚ１は判定信号ＣＯが１のと
きＫはＺ１＝Ｓ−Ｘｌ−Ｙｌとなり、また判定信号ＣＯ
が０のときＫはＺ１＝Ｓ＝Ｙ１−Ｘｌ−Ｃ１となる。
次に補助入力付絶対値演算回路３００の他の実施例を第
６図を参照して詳細に説明する。第６図において、信号
線３２は論理和回路５００の人力に接続される。また信
号線３１は全加算器５２０および５２１の各入力に接続
される。また信号線３０は各ビット反転回路５１０およ
び信号線（資）を介して全加算器５２０および５２１の
各人力に接続される。論理和回路５００の出力は信号線
５１を介して全加算器５２０の補助入力に接続される。
６図を参照して詳細に説明する。第６図において、信号
線３２は論理和回路５００の人力に接続される。また信
号線３１は全加算器５２０および５２１の各入力に接続
される。また信号線３０は各ビット反転回路５１０およ
び信号線（資）を介して全加算器５２０および５２１の
各人力に接続される。論理和回路５００の出力は信号線
５１を介して全加算器５２０の補助入力に接続される。
また全加算器５２１の補助入力には１が与えられる。全
加算器５２０の出力は信号線５２、各ビット反転回路５
３０および信号線部を介して選択回路５４０の入力に接
続される。また全加算器５２１の出力は信号線５４を介
して選択回路５４０の入力に接続される。さらに全加算
器５２０の判定出力は前記信号線３７に接続される。こ
の信号線３７は信号線部に分岐して選択回路５４００Å
力に接続される。この選択回路５４０の出力には前記信
号線部が接続される。
加算器５２０の出力は信号線５２、各ビット反転回路５
３０および信号線部を介して選択回路５４０の入力に接
続される。また全加算器５２１の出力は信号線５４を介
して選択回路５４０の入力に接続される。さらに全加算
器５２０の判定出力は前記信号線３７に接続される。こ
の信号線３７は信号線部に分岐して選択回路５４００Å
力に接続される。この選択回路５４０の出力には前記信
号線部が接続される。
このような構成の回路では、２進数ｘ２が信号線３２を
通って論理和回路５００に入力し、２進数Ｙ１が信号線
３０を通って各ビット反転回路５１０に入力し、かつ２
進数Ｘ１が信号線３１を通って全加算器５２０および５
２１に入力すると、論理和回路５００は２進数ｘ２の全
ビットが０のときのみ論理和信号０１（ｙ７０にし、ま
た２進数ｘ２の全ビットのうち１ビツトでも１があると
きには論理和信号Ｃ１を１にする。この論理和信号Ｃ１
は信号線５１を通って全加算器５２０の最下位への補助
入力とがる。各ビット反転回路５１０は前記２進数Ｙ１
を入力すると、２進数Ｙ１の各ビットを反転させ、２進
数Ｙ１の１の補数Ｙ１を信号線間を通して全加算器５２
０および５２１に出力する。
通って論理和回路５００に入力し、２進数Ｙ１が信号線
３０を通って各ビット反転回路５１０に入力し、かつ２
進数Ｘ１が信号線３１を通って全加算器５２０および５
２１に入力すると、論理和回路５００は２進数ｘ２の全
ビットが０のときのみ論理和信号０１（ｙ７０にし、ま
た２進数ｘ２の全ビットのうち１ビツトでも１があると
きには論理和信号Ｃ１を１にする。この論理和信号Ｃ１
は信号線５１を通って全加算器５２０の最下位への補助
入力とがる。各ビット反転回路５１０は前記２進数Ｙ１
を入力すると、２進数Ｙ１の各ビットを反転させ、２進
数Ｙ１の１の補数Ｙ１を信号線間を通して全加算器５２
０および５２１に出力する。
全加算器５２０は前記２進数Ｘ１と前記２進数Ｙ１−と
を入力とし、前記論理和イｇ号Ｃ１を最下位ビットへの
補助入力として和５Ｏ＝Ｘ１＋η＋０１ を計算し、信
号線＆を通して各ビット反転回路５３０に出力する。こ
こで全加算器５２０の最上位からの桁上げ出力が１のと
きにはＸ１＋０１）Ｙｌを示し、また０のときにはＸｌ
−１−０１≦Ｙ１を示す。全加算器５２０はこの判定結
果を判定信号ＣＯとして信号線３７全通して出力すると
ともに、信号線間を通して選択回路５４０に出力する。
を入力とし、前記論理和イｇ号Ｃ１を最下位ビットへの
補助入力として和５Ｏ＝Ｘ１＋η＋０１ を計算し、信
号線＆を通して各ビット反転回路５３０に出力する。こ
こで全加算器５２０の最上位からの桁上げ出力が１のと
きにはＸ１＋０１）Ｙｌを示し、また０のときにはＸｌ
−１−０１≦Ｙ１を示す。全加算器５２０はこの判定結
果を判定信号ＣＯとして信号線３７全通して出力すると
ともに、信号線間を通して選択回路５４０に出力する。
一方今加算器５２１は前記２進数ｘ１と前記２進数癌と
を入力とし、最下位ビットへの補助入力を１として和５
ｌ−Ｘ１＋這＋１を計算し、信号線詞を通して選択回路
５３０ Ｋ出力する。各ビット反転回路５３０は前記和
ＳＯを入力すると、和ＳＯの各ビットを反転させ、和Ｓ
Ｏの１の補数丁子を信号線５３を通して選択回路５４０
に出力する。
を入力とし、最下位ビットへの補助入力を１として和５
ｌ−Ｘ１＋這＋１を計算し、信号線詞を通して選択回路
５３０ Ｋ出力する。各ビット反転回路５３０は前記和
ＳＯを入力すると、和ＳＯの各ビットを反転させ、和Ｓ
Ｏの１の補数丁子を信号線５３を通して選択回路５４０
に出力する。
選択回路５４０は、前記和Ｓ１と、前記補数■と、前記
判定信号ＣＯとを入力すると、判定信号ＣＤが１のとき
には和Ｓ１を選択し、判定信号ＣＯが０のときには和Ｓ
Ｏの１の補数丁１を選択して２進数Ｚ１とし、信号線３
８を通して出力する。
判定信号ＣＯとを入力すると、判定信号ＣＤが１のとき
には和Ｓ１を選択し、判定信号ＣＯが０のときには和Ｓ
Ｏの１の補数丁１を選択して２進数Ｚ１とし、信号線３
８を通して出力する。
ここで２進数ｚ１は判定信号ＣＯが１のときには、Ｚｊ
＝８１＝Ｘ１−Ｙｌとなり、また判定信号ＣＯが０のと
きにはＺ１＝ＥｌＯ＝Ｙ１−Ｘｌ−０１となる。
＝８１＝Ｘ１−Ｙｌとなり、また判定信号ＣＯが０のと
きにはＺ１＝ＥｌＯ＝Ｙ１−Ｘｌ−０１となる。
本発明では前記絶対値ＩＸ−ｙｌの上位Ｍ−Ｎビットの
２進数ｚ１は補助人力付絶対値演算回路（５）による演
算時間のみによって決定され、下位Ｎビットの２進数Ｚ
２の演算時間の影響を受け々いため、従来技術では下位
Ｎビットが決定された後、上位Ｍ−Ｎビットが決定され
ていたのに比較し、全体の演算時間を短縮することがで
きる。さらに下位Ｎビットでは絶対値演算回路としての
機能をもつ回路は必要とせず、下位Ｎビットの演算回路
を補数発生回路と選択回路のみで構成することにより、
全体の金物量も削減することができる。
２進数ｚ１は補助人力付絶対値演算回路（５）による演
算時間のみによって決定され、下位Ｎビットの２進数Ｚ
２の演算時間の影響を受け々いため、従来技術では下位
Ｎビットが決定された後、上位Ｍ−Ｎビットが決定され
ていたのに比較し、全体の演算時間を短縮することがで
きる。さらに下位Ｎビットでは絶対値演算回路としての
機能をもつ回路は必要とせず、下位Ｎビットの演算回路
を補数発生回路と選択回路のみで構成することにより、
全体の金物量も削減することができる。
本発明は、以上説明したように、２つのＭビットの２進
数入力のうち一方の下位ＮビットがＯであることが既知
の場合には、下位Ｎビットと上位Ｍ−Ｎビットとの演算
を分離した構成にすることにより、演算時間を短縮し、
金物量を削減できる優れた効果がある。
数入力のうち一方の下位ＮビットがＯであることが既知
の場合には、下位Ｎビットと上位Ｍ−Ｎビットとの演算
を分離した構成にすることにより、演算時間を短縮し、
金物量を削減できる優れた効果がある。
第１図および第２図は従来例絶対値演算回路のブロック
構成図。 第３図は本発明の一実施例絶対値演算回路のブロック構
成図。 第４図は演算する２進数Ｘ−Ｙおよび演算出力２のビッ
ト構成を示す図。 第５図は第６図で示した補助入力付絶対値演算回路の一
例を示すブロック構成図。 第６図は第３図で示した補助入力付絶対値演算回路の他
の例を示すブロック構成図。 ３００・・・補助入力付絶対値演算回路、３１０・・・
補数発生回路、３２０．４４０．５４０・・・選択回路
、４００．４３０．５００論理和回路、４１０．４５０
．５１０．５３０・・・各ビット反転回路、４２０，５
２０．５２１・・・全加算器。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 １ 、’ｌ’！１１ 図 第 ３ 図 １４開ｎＨ６０−１４３２６（６） 第 ５ 口 ５１０５２０Ｃ０ ０ Ｙｌ 金 ５３０ ５４０ １、′Ｙ１加 ５２５３ 算 卦 １− 進 ３８ ＳＯ択 ”＋ ｒ＋ ＋ＥＩ Ｚｌ Ｙ ［］「ゴ双三飼 ３１５１ 路 −金 ｙｌ カロ ５４ ５２１ ３２ １ 論 ５００ Ｘ２ 埋
構成図。 第３図は本発明の一実施例絶対値演算回路のブロック構
成図。 第４図は演算する２進数Ｘ−Ｙおよび演算出力２のビッ
ト構成を示す図。 第５図は第６図で示した補助入力付絶対値演算回路の一
例を示すブロック構成図。 第６図は第３図で示した補助入力付絶対値演算回路の他
の例を示すブロック構成図。 ３００・・・補助入力付絶対値演算回路、３１０・・・
補数発生回路、３２０．４４０．５４０・・・選択回路
、４００．４３０．５００論理和回路、４１０．４５０
．５１０．５３０・・・各ビット反転回路、４２０，５
２０．５２１・・・全加算器。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 １ 、’ｌ’！１１ 図 第 ３ 図 １４開ｎＨ６０−１４３２６（６） 第 ５ 口 ５１０５２０Ｃ０ ０ Ｙｌ 金 ５３０ ５４０ １、′Ｙ１加 ５２５３ 算 卦 １− 進 ３８ ＳＯ択 ”＋ ｒ＋ ＋ＥＩ Ｚｌ Ｙ ［］「ゴ双三飼 ３１５１ 路 −金 ｙｌ カロ ５４ ５２１ ３２ １ 論 ５００ Ｘ２ 埋
Claims (1)
- （１）Ｍビットの２進数ＸとＭビットのうち下位Ｎビッ
トが０の２進数Ｙとの差の絶対値１ｘ−ｙｌを計算する
絶対値演算回路において、 前記２進数Ｘの下位Ｎビット部を２進数ｘ２とし、その
上位Ｍ−Ｎビット部を２進数ｘ１とし、かつ前記２進数
Ｙの上位Ｍ−Ｎビット部を２進数Ｙ１とするとき、 前記２進数ｘ２の全ビットの論理和Ｃ１を作成する論理
和回路を含み、前記２進数ｘ１とＹｌとの大小関係を判
定し、その判定信号ＣＯを出力するとともＫ。 Ｘｊ−１−０１）Ｙｌ（７）ときにはＸｌ−ＹｌをＸｌ
−１−Ｃ１≦Ｙ１（７）ときにはＹｌ−Ｘｌ−０１を計
算して出力する補助入力付絶対値演算回路と、前記２進
数ｘ２の２の補数ｘ３を計算して出力する補数発生回路
と、 前記２進数ｘ２と前記補数ｘ３とを入力とし、前記判定
信号ＣＯに基づいて２進数Ｘ２または補数ｘ３のいずれ
か一方を選択して出力する選択回路と 全備えたことを特徴とする絶対値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121951A JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121951A JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014326A true JPS6014326A (ja) | 1985-01-24 |
| JPH0149973B2 JPH0149973B2 (ja) | 1989-10-26 |
Family
ID=14823950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121951A Granted JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014326A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142010U (ja) * | 1986-03-04 | 1987-09-08 | ||
| EP0239276A2 (en) * | 1986-03-28 | 1987-09-30 | Texas Instruments Incorporated | Alu for a bit slice processor with multiplexed bypass path |
| JPS63118835A (ja) * | 1986-11-06 | 1988-05-23 | Nec Corp | 演算装置 |
| JPH01205328A (ja) * | 1988-02-12 | 1989-08-17 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
| JPH0223746U (ja) * | 1988-07-28 | 1990-02-16 | ||
| JPH038018A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 符号付き絶対値加減算器 |
| EP0591846A2 (en) * | 1992-09-30 | 1994-04-13 | Texas Instruments Incorporated | Subtracting method and device in or relating to signal processing technologies |
| US5548675A (en) * | 1993-04-02 | 1996-08-20 | The Furukawa Electric Co., Ltd. | Multifiber connector, a method of manufacturing the same, and a construction for connecting the multifiber connector to an optical device |
-
1983
- 1983-07-05 JP JP58121951A patent/JPS6014326A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142010U (ja) * | 1986-03-04 | 1987-09-08 | ||
| EP0239276A2 (en) * | 1986-03-28 | 1987-09-30 | Texas Instruments Incorporated | Alu for a bit slice processor with multiplexed bypass path |
| EP0239276A3 (en) * | 1986-03-28 | 1989-09-06 | Texas Instruments Incorporated | Alu for a bit slice processor with multiplexed bypass path |
| JPS63118835A (ja) * | 1986-11-06 | 1988-05-23 | Nec Corp | 演算装置 |
| JPH07122845B2 (ja) * | 1986-11-06 | 1995-12-25 | 日本電気株式会社 | 演算装置 |
| JPH01205328A (ja) * | 1988-02-12 | 1989-08-17 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
| JPH0223746U (ja) * | 1988-07-28 | 1990-02-16 | ||
| JPH038018A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 符号付き絶対値加減算器 |
| EP0591846A2 (en) * | 1992-09-30 | 1994-04-13 | Texas Instruments Incorporated | Subtracting method and device in or relating to signal processing technologies |
| EP0591846A3 (en) * | 1992-09-30 | 1995-05-10 | Texas Instruments Inc | Subtraction method and arrangement in or related to signal processing techniques. |
| US5548675A (en) * | 1993-04-02 | 1996-08-20 | The Furukawa Electric Co., Ltd. | Multifiber connector, a method of manufacturing the same, and a construction for connecting the multifiber connector to an optical device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149973B2 (ja) | 1989-10-26 |
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