JPS60127598A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マスタースライス方式により構成される半
導体集積回路装置Ｃ以下ＬＳＩと略称する）に関し、特
に該ＬＳＩに内蔵されるメモリ専用領域をレジスタとし
て使用するに好適な同メモリ回路構成の具現化に関する
。

〔発明の技術的背遭およびその問題点〕上記マスタース
ライス方式とは、別名ゲートアレイとも呼ばれ、通常複
数の素子（トランジスタ等の能動素子および抵抗等の受
動素子を含む）からなる基本セルがマトリクス状に多数
集積形成されてなるマスターチップを予め半導体ウェハ
上に適宜形成した後、上記基本セル内の素子をそれぞれ
結合して所望の論理機能を有する論理回路を実現し、さ
らにこれを複数接続して最終Ｌ８工を完成する方式であ
る。

第１図に、このようにしてつくられるゲートアレイチッ
プに内蔵されるメモリ専用セルの回路構成例を示す。

このメモリ回路において、インバータ１−１および１−
２は、それぞれ等しい大きさ、等しい電気特性を有する
インバータであって、互いに入出力端子が図示の如く接
続されて１つのフリップフロップを構成している。また
ゲート１−３および１−４は、データの書き込み１、読
み出し時にそれぞれ上記フリップフロップとビット線１
−９および１−１０とを接続する伝送ゲートであり、図
示しないアドレスデコーダからワード＄１−５に伝送さ
れる同メモリ回路のアクセス信号によって開閉のコント
ロールがなされるようになっている。さらにこの回路に
おいて、１−６および１−７はデータの曹き込み時にｉ
ｉＡ書き込みデータを上記ビット線１−９および１−１
０に出力する１き込みドライバであり、また１−８は読
み出し時に“おける上記ビット線ｌ−９および１−１０
のわずかな電圧変動を増幅して該読み出しに耐え得る′
電圧となるよう８形整形するセンスアンプである。

このようなセル構造を有するメモリ回路は、一般にメモ
リセル面積を小さくすることができることから大容量メ
モリには適しているが、ゲートアレイの内蔵メモリとし
ては以下に示すような不都合もあった。

すなわち、ゲートアレイ内では、上記メモリはいわばレ
ジスタ群として用いられることが多く、シたがってこの
メモリとしても、該レジスタ群として有効に機能するも
のが必要とされているのに対し、上述した従来のメモリ
回路では、その動作に際してデータの読み出しあるいは
曹き込みのいずれか一方ずつしか行なうことができず、
該レジスタ群として用いるには非常に効率の悪いものと
なっていた。このことを第２図を参照して説明する。

第２図においが、２−１は先の第１図に示したメモリセ
ルな使用したレジスタ群であり、この中には同図に示す
ような３つのアドレスＡ。

Ｂ、Ｏが存在している。また２−２および２−４はそれ
ぞれ単独のレジスタであり、２−３は演ＮＺを実行する
演算回路である。

このように上記メモリをレジスタとして使用する場合、
一般には［上記レジスタ群２−１のアドレスＡの内容と
１アドレスＢの内容とに演算２（記号■で表わす）を施
してこの結果をアドレスＣに格納する」といった使い方
がなされる。

ここで、第１図に示した従来のメモリ回路では、データ
の書き込みであれ、また読み出しであれ、１クロツク内
に１回のアクセスしか実行できないため、このようなレ
ジスタとしての使用に際しては次に示す３段階の操作が
必要となる。

■　同レジスタ群２−１のアドレスＡの内容を読み出し
、これを他のレジスタ２−２（このレジスト自答を記号
Ｒ１で表わす）ストアする。すなわち、 （Ｒ１）←　（アドレスＡの内容） ■　同じくレジスタ群２−１のアドレスＢの内容を読み
出すとともに、この内容と上記レジスタ２−２の内Ｗ（
Ｒ１）とに演算回路２−３にて演ＮＺを施し、この結果
をさらに他のレジスタ２−４　、（このレジスト内容を
記号Ｒ２で表わす）にストアする。すなわち、 （Ｒ２）←　（Ｒ１）■（アドレスＢの内容）■　上記
レジスタ２−４の内容（Ｒ２）を読み出し、これをレジ
スタ群２−１のアドレス〇に書き込む。すなわち、 （アドレスＣの内容）←　（Ｒ２） このように、従来のメモリをレジスタ群として使用した
場合には、上述した一般的な処理（現実に最も多く用い
られる処理方法である）に３クロック分の処理時間を必
要とする。このことはＬＳＩ全体の処８！能力を向上す
る上でも大きな妨げとなっていた。

さらに１第１図に示した従来のメモリ回路には次のよう
な不都合もある。

すなわち、ゲート−アレイを使っての論理設計は、一般
に半導体装置については左程詳細な知識を有さないゲー
トアレイユーザーが行なうことが多いため、同ゲートア
レイを構成する種々回路としても、適宜な動作マージン
を有していてタイミングコントロール等が容易であるこ
とが望まれているが、上述したメモリ回路は、動作が複
雑でタイミングコントロールが難しい上に動作マージン
の少ないセンスアンプト８を具えて構成されることから
、同１−ザーによる上記論理設計を非常に困難なものと
していた。

〔発明の目的〕

この発明は、メモリ専用領域を前述のようにレジスタ群
として使用した際にその動作効率を大幅に向上せしめる
とともに、タイミングコントロール等をも容易とするメ
モリ専用セルを有するＬＳＩを提供することを目的とす
る。

〔発明の概要〕

上記目的を達成するため、この発明では、前記フリップ
フロップに対し各別の伝送ゲ−）Ｙ介して接続されるよ
うになる２つの読み出しデータ出力線と１つの書き込み
データ入力線とり計３つのビット線を設けるとともに１
各別のワード信号が伝送されるようになる３つのワード
線を設け、これらワード線に伝送される上記各別のワー
ド信号をもって上記３つの伝送ゲートを各別に開閉する
ようにする。すなわち、同メモリ回路を同時アクセスの
可能な３ボートメモリとして構成する。これにより、前
述したような同メモリをレジスタとして使用する際のデ
ータ処理な１クロック分の時間で実行することができる
ようになる。そしてこの発明ではさらに、同メモリ回路
のこうした動作を安定ならしめるため、上記フリップフ
ロップを構成する２つのインバータについて、データの
読み出しにかかる一方を大電流駆動できるインバータと
し、またデータの省き込みにかかる他方を外部からの（
Ｈ号′電圧で簡単にデータ反転できるような電流駆動力
の小さいインバータとするようにする。

これにより、ＡｉＪ述したようにタイミングコントロー
ルが４しくて動作　−ジンの少ないセンスアンプ等のゲ
ートアレイユーザにとって理解し難い回路を用いること
なく、メモリ回路としての安定した読み出しおよび書き
込み動作を実現することができるようになる。

〔発明の効果〕

このように、この発明にかかるＬＳＩによれば、上記メ
モリ専用領域のレジスタとして使用した際のデータ処理
能率が大幅に向上されるとともに、この論理設計に際し
ての煩わしさも良好に解消されることとなり、ひいては
同ＬＳＩ全体としてのデータ処理能力および汎用性も一
段と高められることとなる。

〔発明の実施例〕

第３図に、この発明にかかるＬＳＩの一実施例を示す。

ただし、ここでもこの発明の主要部となるメモリ専用セ
ルについてのみその回路構成を示し、他の部分について
は図示を割　している。

さてこのメモリ回路において、インバータ３−１および
３−２は前記同様フリップフロ７ノを構成するインバー
タであって、その人出ヵ端子は互いに同第３図に示す態
様で接続されている。ただしこれらインバータのうり、
インバータ３−１は電流駆動力の十分大きなインバータ
であり、逆にインバータ３−２はＦ達するゲート３−３
を通って流れる電流によって簡単に該フリップフロッグ
が反転できる程朋に電流、駆動力の小さいインバータで
ある。また、ゲート３−３は上記フリップフロップと香
キ込みチーｆｉ入力ｔｉＩ３−９とを接続する伝送ゲー
ト、ゲート３−４は上記フリップフロップと第１の読み
出しデータ出力線３−１０とを接続する伝送ゲート、そ
してゲート３−５は上呂己フリッグフロップと第２の読
み出しデータ出力＠３−１１とを接続する伝送ゲートで
あって、これらはそれぞれ図示しないアドレスデコーダ
から３つのワード線３−６および３−７および３−８に
各別に伝送されるワード信号（同メモリ回路のアクセス
１Ｂ号）に基づいて各別に開閉のコントロールがなされ
るようになっている。なお、同図におけるドライバ３−
１２は、データの誓ぎ込み特に該書き込みデータを上記
書き込みデータ入力線３−９に出力する書き込みドライ
バである。

したがってこのメモリ回路の駆動に際し、上記ワード＠
３−６にワード信号が伝送されてこの線レベルが論理”
Ｈ”になると、書き込み用の伝送ゲート３−３が開いて
書き込みデータ入力線３−９にセットされたｆ−夕が上
記フリップフロップに取り込まれ、また上記ワード線３
−７あるいは３−８にワード信号が伝送されてこれらの
線レベルが論理”Ｈ”になると、上記伝送グー）３−４
．３７５が開いて上記フリップフロップに記憶されたデ
ータが読み出しデータ出力５３−１ｏ、ａ−１１に出力
されることになる。なお、上述したように、フリップフ
ロップを構成するインバータ３−１は十分大きな電流駆
動力をもっており、この出力ノードが上記読み出しデー
タ出力線３−１０および３−１１のいずれか一方、また
は両方と導通されたとしても、これラビッｌ線容蓋め州
と該インバータ３−１の出力ノードの容量とのチャージ
シェアによって起る該インバータ３〜１の出力ノード変
化は十分に小さく、この読み出しデータのレベルカ他方
のインバータ３−２のスレシュホールド電圧を超えるこ
とはない。

このように、このメモリ回路によれば、１つの誉き込み
データ入力線３−９と２つの読本出しデータ出力５３−
１０および３−１１との合計３つのビット線を全く独立
して動作させることができる。すなわち、このメモリ回
路は同時アクセスの口Ｉ能な３ボートメモリとなってい
る。

次に、上述したメモリ専用セルを用いてレジスタ群を構
成した場合のデータ処理態様を第４図を参照して説明す
る。

第４図は、先の第２図に示した従来のメモリ専用セルに
よってレジスタ群を構成した場合のデータ処理態様に対
比させて同実施例によるデータ処理態様を示した機能ブ
ロック図であり、この第４図において、４−１は第３図
に示したような回路構成を有するメモリ専用セルを使用
したレジスタ群を、また４−２は前記同様演算２を実行
する演算回路をそれぞれ示す。

さて、このレジスタ群４−１を構成するメモリ専用セル
は、上述したように３ボートメモリとなっていて、すべ
ての書き込みおよび読み出し動作を１クロツク内で行な
うことができることから、同レジスタ群４−１を用いれ
ば、前述したような「アドレスムの内容とアドレスＢの
内容とに演３１Ｚを施してこの結果をアドレスＣに格納
する」といった処理も、わずか１クロツク内で実行する
ことができるようＫなる。すなわち、 Ｏレジスタ群４−１のアドレスムおよびアドレスＢの内
容を同時に読み出し、これに演算２を施して同レジスタ
群４−１のアドレスＯに書き込む。

（アドレスＣの内容）←（アドレスへの内容）■（アド
レスＢの内容）といったｌクロック内の一括した処理が
可能となる。第１図および第２図に示した従来のものに
比べて同処ｆＪＪ１Ｍ度が３倍に高速化されたことにな
る。

なお、この夾施例ＬＳＩはゲートアレイであるため、ユ
ーザーによっては上記以外の使い方をする場合もあり得
る。そのような場合は、同ＬＩ３工がマスタースライス
方式であることを利用して、それぞれに最適と思われる
配線を行なえばよ−い。

例えば、第３図に示したメモリ回路を１ボートメモリあ
るいは２ボートメモリとして用いることも勿論可能であ
る。また、この発明では３組のアドレスデコーダしか想
定していないため、４ボ一ト以上のメモリには不適であ
るカベ現実に４ボ一ト以上のメモリを必要とする用途は
ほとんどなく、実用上の支障はない。

ところで、第３図に示した回路のように、センスアンプ
等を用いずに、電流駆動力の大きく異なる２つのインバ
ー、夕３−１および３−２の組合せで７リツプフロツプ
を構成した場合、−兄弟１図に示した従来のメモリ回路
に比べてセル当りの面積が大きくなり、ゲートアレイの
有効使用面積の効率を下げるかのようにみえるが、この
発明の３ボートメモリを実際に構成すると、各メモリ専
用セルの上をワード線３本とビット線３本との少なくと
も６本の信号線および電源線に相当する線の配線がなさ
れることになることから、実際のセルの占有面積は上記
能動素子自身の大きさではな（これら配線される線の最
小線幅および最小線間隔で決まることになり、従来ＬＳ
Ｉのセル構造であれ、この発明にかかるＬＳＩのセル構
造であれ、実際にメモリ専用領域の占める面積は等しい
ものとなる。

また、メモリ専用セルを第３図に示したような構成とす
ることで実用上は十分に安定したデータの書き込みおよ
び読み出し動作を実現することはできるが、特に第５図
に示すようなデータラッチを追加するようにすれば、例
えばデータを書き込んだセルから同時にデータを読み出
そうと、したような場合でも、６．Ｍみ出されるデータ
が書き込まれる以前のデータであるか、あるいは誓き込
まれた以後のデータであるかをより明確に識別できるよ
うになる。

すなわち第５図に示すデータラッチにおいて、５−１は
入力端子、５−２は出力端子、５−３はラッチイネーブ
ル端子、５−４はフリップフロップ、５−５は上記ラッ
チイネーブル端子５−３に加えられる信号が論理１Ｈ”
となったとぎ開となる伝送ゲート、５−６は逆に上記ラ
ッチイネーブル端子５−３に加えられる信号が論理”Ｌ
″となったとき開となる伝送ゲートであり、上記入力端
子５−１を第３図に示したメモリ同一路の読み出しデー
タ出力線３−１０，３−１１に接続して上記ラッチイネ
ーブル端子５−３に同メモリ回路の書き込み用ワード信
号の反転信号を加えるようにすれば、当該セルへのデー
タ曹き込み中は、たとえこの読み出しデータが変化して
も、該書き込みデータが到来する以前最後に読み出され
ていたデータが上記フリップフロップ５−４に保持され
ることになる。勿論、このようなデータラッチを追加し
てもｌクロックで同時アクセス可能といシ同メモリ回路
の条件は満たされている。“

【図面の簡単な説明】

第１図は従来のＬＳＩ工におけるメモリ専用セルの回路
構成を示す回路図、第２図は第１図に’Ｘした構成を有
するメモリ専用セルでレジスタ群を構成した場合のデー
タ処理態様例を示す機能ブロック図、第３図はこの発明
にかかるＬＳＩにおけるメモリ専用セルの回路構成例を
示す回路図、第４図は第３図に示した構成を有するメモ
リ専用セルでレジスタ群を構成した場合のデータ処理態
様例を示す機能ブロック図、第５図はこの発明にかかる
ＬＳＩのメモリ回路に接続して好適なデータラッチの一
例を示す回路図である。 １−１．１−２．３−１．３−２・・・インバータ、１
−３゜１−４．３−３　、３−４　、３−５　、５−５
　、５−６−・・伝送ゲート、１−５．３−６．３−７
．３−８−・・ワード線、１−６゜１−７．３−１２・
・・ドライバ、１−８・・・センスアンプ、１−９　ｅ
　３−９・・・書き込みデータ入力線、１−１０　ｅ３
−１０．３−１１・・・読み出しデータ出力線、２−１
６４−１・・・レジスタ群、２−２．２−４・・・レジ
スタ、２−３　、４−２−・・演算回路、５−４・・・
フリップフロツブ 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １つの半導体チップ内にマトリクス状に集積形成された
   複数の基本セルとメモリ専用領域を構成する複数のメモ
   リ専用セルとを具え、これら各セル間の配線態様に基づ
   いてそれぞれ所望の論理機能を実現するマスタースライ
   ス型の半導体集積回路装置に８いて、３つの各別のワー
   ド信号が伝送される第１および第２および第３の３つの
   ワード線と、第１および第２の２つの読み出しデータ出
   力線と、１つの誓き込みデータ入力線と、電流駆動力の
   大きい第１のインバータと、該第１のインバニタより電
   流駆動力の十分小さいインバータであって該第１のイン
   バータと互いに入出力端子を接続し合って７リノプフロ
   ツプを構成する第２のインバータと、前記第１のワード
   線に伝送されるワード信号に基づいて前記第１の読み出
   しデータ出力線および前記第１のインバータの出力端子
   間を導通する第１の伝送ゲートと、前記第２のワード線
   に伝送されるワード信号に基づいて前記第２の読み出し
   データ出力線および前記第１のインバータの出力端子間
   を導通する第２の伝送ゲートと、前記第３のワード線に
   伝送されるワードイコ号に基づいて前記書き込みデータ
   入力線および前記第２のインバータの出力端子間を導通
   する第３の伝送ゲートとを具えて前記メモリ専用セルを
   構成したことを特徴とする半導体集積回路装置。