JPS60124729A - 浮動小数点加減算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は、浮動小数点加減算回路に係り、特に各種例外
事象検出１条件コード作成を仮数部の加減算及び、指数
部の補正動作と並列に実行させて、浮動小数点加減算の
高速化を行う方式に関する。

（ｂｌ　技術の背景 仮数部、指数部、符号部からなる２つの浮動小数点デー
タの加減算においては、桁合わせ、仮数部の加算、正規
化が行われる。

その為に、先ず２つのオペランドの指数部が比較され、
小さい方の指数部を持った仮数部が右シフトされ、１６
進数として１桁シフトされる毎に、指数部を１゛増やし
、上記２つのオペランドの指数部が一致する迄、該シフ
トを続ける。上記右シフトされる際、最後にシフトアウ
トされた１６進数の１桁は保護桁として保存される。

上記桁合わせ動作において、指数部が一致すると、仮数
部が代数的に加減算され、中間和を出力する。この時、
仮数部の加減算の結果、桁上がりがあると、中間和は右
ヘシフトされ、桁上がりが最上桁となり、指数部に１が
加えられる。

このＭ和の上位桁に、無効桁がある場合、該中間和は正
規化に必要な桁だけ左シフトされ、最下位桁には零が入
り、１桁シフトする毎に、指数部は１だけ減ぜられる。

本発明は、上記浮動小数点データの加減算方式において
、各種例外事象の検出と条件コードの作成動作を、仮数
部の加減算等と並列に実行して、該浮動小数点データの
加減算を高速に行う方式に関連しているが、一般のデー
タ処理装置においては、浮動小数点データの加減算命令
の使用頻度が大きい為、該浮動小数点レークの加減算命
令を高速化することにより、該データ処理装置の処理能
力を向上させる効果が大きい。そこで、従来仮数部の加
減算処理と直列に実行されていた、上記の各種例外事象
の検出と条件コードの作成動作を、仮数部の加減算等と
並列に実行させて、浮動小数点データの加減算命令を高
速化する方法が要望されていた。

（Ｃ１従来技術と問題点 従来の浮動小数点データの加減算方式の実施例を第１図
に示す。

第１図において、１は指数部を比較する比較器（ＧＯＭ
Ｐ）　、　２．３はシフト回路（ＳＦＴｌ、、　５ＦＴ
２）で、５ＦＴＩ　２は入力データ１の仮数部をシフト
し、５ＦＴ２−３は入力データ２の仮数部をシフトする
。４は桁合わせされた２つの浮動小数点データの仮数部
を代数的に加算する加算器（ＡＤＤＥＲ）　、　４１は
キャリー・ルック・アヘッド回路（ＣＬ八）、５は上記
仮数部の加算結果について、無効桁を検出し、正規化に
必要なシフト量を算出する回路、６は上記正規化の為の
シフト回路（ＳＦＴ３）　、　７は上記正規化に伴って
指数部を補正する為の指数部補正回路（ＥＡＤＤ）　、
　８は例外事象検出１条件コード作成部である。

従来方式において、浮動小数点データの加減算を行う場
合、次の３つのステップに大きく分割できる。即ち： ■第１ステップ（図中、■で示す）： 先ず、２つの入力データ１，２の指数部を比較器（ＣＯ
ＭＰ）　１において比較し、それぞれの指数部の差　・
や、どちらの入力データが大きいか等のシフト制御デー
タを、シフト回路（ＳＦＴＩ）　２．シフト回路（ＳＦ
Ｔ２）　３に送出し、該シフト制御データを用いて、仮
数部の桁合わせの為のシフト動作を行うステップ。

■第２ステップ（図中、■で示す）： 桁合わせされた上記シフト結果（仮数部）について、加
算器（ＡＤＤＥＲ）４と、キャリー・ルック・アヘッド
回路（ＣＬＡ　）　４１とによって、代数的加減算を行
い、中間和を出力するステップ。

■第３ステップ（図中、■で示す）： 後処理で、更に以下の処理に分割できる。

ｆｌ）上記中間和の上位桁についての無効桁の検出と、
正規化の為のシフト量の算出を「無効桁検出。

シフト量算出部」５で行う。

（２）各種例外事象の検出を行う。即ち：（＝Ｘ）仮数
部の演算結果が全“０”であることの検出を行う。

（ｂ）正規化した結果の指数部がオーバフローしたこと
を検出する。

（Ｃ１正規化した結果の指数部がアンダフローしたこと
を検出する。

（３）条件コードの作成を行う。即ち：仮数部の演算結
果でコンディションコード（ＣＣ）の設定を行う。

（ａｌデーク１−データ２の場合、ＣＣＯをオンとする
。

（ｂｌデータ１〈データ２の場合、ＣＣＩをオンとする
。

（Ｃ）データ１〉データ２の場合、ＣＣ２をオンとする
。

上記（２１，（３１の処理を「例外検出９条件コード作
成部」８で行う。

（４１（１）のステップで生成された正規化の為のシフ
ト量によって、上記無効桁の左シフトがシフト回路（Ｓ
ＦＴ３）　６で行われる。

従来方式においては、第１図及び、後述の第３図（イ）
から明らかな如く、■の後処理は■の仮数部の演算結果
が完全に得られてから開始していた為、総ての演算を完
了する迄の論理段数が多く、長い演算時間を必要とし、
該浮動小数点データの加減算時間を長くする問題があっ
た。

（ｄｌ　発明の目的 本発明は上記従来蟲°欠点に鑑み、浮動小数点データの
加減算方式において、例外事象検出と。

条件コード生成処理といった後処理を、仮数部の加減算
及び、指数部の補正処理と、独立して並列に処理し、上
記浮動！小数点データの加減算を高速に実行する方法を
提供することを目的とするものである。

（ｅ）発明の構成 そしてこの目的は、本発明によれば、２つのデータに対
して浮動小数点データの加減算を行う回路であって、仮
数部桁合わせ回路、仮数部加減算回路、正規化シフト量
算出回路、各種例外事象炉出回路２条件コード作成回路
、正規化シフト回路、指数部補正回路を有し、上記正規
化シフト量算出回路を仮数部加減算回路とは独立に設け
て、並列に実行させる浮動小数点データの加減算方式に
おいて、上記例外事象検出回路と条件コード作成回路と
の動作を、仮数部加減算回路及び、指数部補正回路の動
作とは独立して、並列に実行させる方法を提供すること
によって達成され、浮動小数点データの加減算を高速化
できる利点がある。

、４ｆｌ　発明の実施例 本発明の主旨を要約すると、本発明は、２つの浮動小数
点データの加減算を行う方式であって、桁合わせ、仮数
部の代数的加減算後に行う正規化の為に必要なシフト量
の算出を、上記仮数部の代数的加減算と並列に行う方式
において、例外事象の検出２条件コード作成、及び上記
正規化に伴う指数部の補正動作に必要な情報が、上記正
規化に必要なシフト量の算出過程から得られることに着
目して、該例外事象検出１条件コード作成の動作を、仮
数部の代数的加減算処理、及び指数部の補正処理とは独
立に、且つ並列に行うようにしたものである。

以下本発明の実施例を図面によって詳述する。

第２図が、本発明の一実施例をブロック図で示した図で
あり、第３図は本発明の詳細な説明する図　。

である。

第２図において、Ｌ２，３，４，４Ｌ６，７は第１図で
説明したものと同じものであり、９．１０が本発明を実
施するのに必要な機能ブロックである。

この内、９は加算器（ＡＤＤＥＲ）４．キャリー・ルッ
ク・アヘッド回路（ＣＬ八）４１で実行されている仮数
部の代数的加減算処理と並列に、少なくとも該加減算結
果が得られる迄に、該加減算結果の無効桁を検出し、更
に該無効桁を正規化するのに必要なシフト量を算出する
回路であり、特願昭５８−１０３１５２によって、浮動
小数点データの加減算時間を短縮する方法として開示さ
れているものである。

１０は前述の例外事象検出、及び条件コード作成部であ
って、上記「無効桁検出、シフト量算出部」９及び比較
器（ＣＯＭＰ）　１からのデータによって動作するよう
に構成されている。

今、入力データ１，２の指数部が、比較器（ＣＯＭＰ）
１に入力され、該２つの指数部の差等のシフト制御デー
タを出力して、シフト回路（ＳＦＴＩ）　２．　（ＳＦ
Ｔ２）　３に送出される。

この時、前述の例外事象検出処理、及び無効桁を左シフ
トしたことによる指数部補正処理において、２つの入力
データの内、大きい方の指数部が参照されるので、該大
きい方の指数部の値が、指数部補正回路（ＥＡＤＤ）　
７と「例外事象検出１条件コード作成部」１０に送出さ
れる。

そして、上記入力データ１．２の指数部の大、小によっ
て、小さい方の仮数部が、シフ１−回路（ＳＦＴｌ）　
２．　（ＳＦＴ２）　３のいずれかにおいて、比較器（
ＣＯＭＰ）　１で得られた差分だけシフトされ、指数部
の大きい方の仮数部については、入力データがその侭出
力されるように制御される。

シフト回路（ＳＦＴＩ）　２．　（ＳＦＴ２）　３の出
力は、桁合わせ後の仮数部の代数的加減算を行う為に、
加算器（ＡＤＤＥＲ）　４に入力されると共に、「無効
桁検出、シフト量算出部」９にも入力され、前記特願昭
５８−１０３１５２に開示されている論理手段によって
、仮数部の代数的加減算で発生する無効桁の検出と、更
に該無効桁を正規化するのに必要なシフト量が算出され
る。

特願昭５８４０３１５２に開示されている内容は、上記
の「無効桁検出、シフト量算出部」９での処理と加算器
（ＡＤＩ）ＥＲ）４での代数的加減算とが、互いに独立
に、且つ並圓に実行される所に特徴がある。

本発明は、上記の「無効桁検出、シフト量算出部」９で
の処理で得られたシフト量を、シフト回路（ＳＦＴ３）
　６の他に、指数部補正回路（ＥＡＤＤ）　７と「例外
事象検出２条件コード作成部」１０にも送出し、前述の
例外事象の検出と条件コード（コンディションコード（
ＣＣ）　）の設定を、加算器（八００ＥＲ）　４での仮
数の代数的加減算とは独立に、且つ並列に実行するよう
に制御される所に主眼がある。

シフト回路（ＳＦＴ３）　６におル）では、「無効桁検
出、シフト量算出部」９で無効桁を正規化するのに必要
なシフト量が算出された時点において、加算器（ＡＤＤ
ＥＲ）　４において発生した、仮数部の無効桁を正規化
する為のシフト動作が行われる。

又、指数部補正回路（ＥＡＩ）Ｄ）　７では、２つの入
力データの内、指数部の大きい方から、「無効桁検出、
シフト量算出部」９で得られた、正規化に必要な左方向
のシフト量を減することによって、最終出力データの指
数部を作成するように動作する。

上記、本発明の主眼となる［例外事象検出１条件コード
作成部」１０は、割り込みマスク条件等を参照して、条
件コード、割り込み信号を発生させる部分であり、第２
図から明らかな如く、指数部補正回路（ＥＡＤＤ）　７
とも並列に動作できる。

尚、［無効桁検出、シフト量算出部］９から出力される
、無効桁を正規化する為のシフト量と、比較器（ＣＯＭ
Ｐ）　１から出力されている、大きい方の指数部の値と
によって、例外事象の検出とコンディションコード（Ｃ
Ｃ）の設定が行われる過程の詳細については、該過程で
実行される手段が、単に論理的な手段の１つに過ぎない
ことであり、本発明の主題でもないので省略した。

このことは、丁無幼桁検出、シフト量算出部」９に対す
る入力データが、加算器（ＡＤＤＥＲ”）　４に対する
入力データと同じであり、従来方式でも該加算器（ＡＤ
ＤＥＲ）４の出力データから、同じ処理を行っているこ
とからも容易に理解できる事項である。

上記、浮動小数点データの加減算演算の処理過程をタイ
ムチャート的に示したものが第３図である。

本図において、（イ）は従来方式の場合を示し、（ロ）
は本発明を実施した場合を示している。本図から明らか
なように、本発明を実施した場合には、［無効桁検出、
シフト量算出部］９での動作と、指数部補正回路（ＥＡ
ＤＤ）　７での動作と、「例外事象検出２条件コード作
成部」１ｏでの動作とが、互いに独立に、且つ並列に行
われるので、浮動小数点データの加減算の演算全体が、
従来方式に比較して短時間に実行できることが分かる。

ｆｇｌ　発明の効果 以上、詳細に説明したように、本発明の浮動小数点加減
算方式は、２つの浮動小数点データの加減算を行う方式
であって、桁合わせ、仮数部の代数的加減算後に行う正
規化の処理に必要なシフト量の算出を、上記仮数部の代
数的加減算と並列に行う方式において、例外事象の検出
１条件コード作成、及び上記正規化に伴う指数部の補正
動作に必要な情報が、上記正規化に必要なシフト量の算
出過程から得られることに着目して、該例外事象検出２
条件コード作成の動作を、仮数部の代数的加減算処理、
及び指数部の補正処理とは独立に。

且つ並列に行うように制御されるので、浮動小数点デー
タの加減算の最終結果が得られる迄の論理段数が減少し
、該浮動小数点データの加減算の高速化を図ることがで
きる効果がある。

【図面の簡単な説明】

第１図は従来方式の浮動小数点データの加減算方式の一
実施例をブロック図で示した図、第２図は本発明の一実
施例をブロック図で示した図、第３図は本発明の詳細な
説明する図である。 図面にといて、１は比較器（（：ＯＭＰ）　、　２．３
はシフト回路（ＳＦＴＩ、　５ＦＴ２）　、　４ば加算
器（八Ｄ［］ＥＲ’）　。 ４１はキャリー・ルック・アヘッド回路（ＣＬＡ　）。 ５．９は無効桁検出、シフト量算出部、６はシフト回路
（ＳＦＴ３）、７は指数部補正回路（ＥＡＩ）Ｄ）　、
　Ｌ１０は例外事象検出５条件コード作成部、をそれぞ
れ示す。

Claims (1)

1. 【特許請求の範囲】 ２つの浮動小数点データの加減算を行う回路であって、
   仮数部桁合わせ回路、仮数部加減算回路。 正規化シフト量算出回路、各種例外事象検出回路。 条件コード作成回路、正規化シフト回路、指数部補正回
   路を有し、上記正規化シフト量算出回路を仮数部加減算
   回路とは独立に設けて、並列に実行させる浮動小数点デ
   ータの加減算方式において、上記例外事象検出回路と、
   条件コード作成回路との動作を、上記仮数部加減算回路
   及び、指数部補正回路の動作とは独立して、並列に実行
   させることを特徴とする浮動小数点加減算方式。