JPS60121821A - 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置 - Google Patents
相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置Info
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- JPS60121821A JPS60121821A JP58230102A JP23010283A JPS60121821A JP S60121821 A JPS60121821 A JP S60121821A JP 58230102 A JP58230102 A JP 58230102A JP 23010283 A JP23010283 A JP 23010283A JP S60121821 A JPS60121821 A JP S60121821A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は相補型ＭＯＳトランジスタを用い／ζ３値人力
装置に関するものである。
装置に関するものである。
従来例の構成とその問題点
従来相補型ＭＯ３）ランジスタ（以下ＣＭＯＳと称す）
で成るインバータは論理閾値電圧を電源電圧ｖＤＤに対
して■ＤＤ／２付近に合わぜて設定しており、それらの
インバータを用いたディジタル回路において状態Ａ、Ｂ
、Ｃを設定する場合、ビット数け２ビツト必要となる。
で成るインバータは論理閾値電圧を電源電圧ｖＤＤに対
して■ＤＤ／２付近に合わぜて設定しており、それらの
インバータを用いたディジタル回路において状態Ａ、Ｂ
、Ｃを設定する場合、ビット数け２ビツト必要となる。
第１図及び表１に示すように第１のインバータＩＮ’Ｖ
１の出力ＯＵ Ｔ １（！： Ｍ”２ Ｏイア ハーク
Ｉ Ｎ Ｖ ２ （１７）ｌ ＪＪ３力０ＵＴ２の電圧
レベルの組合わせで状態Ａ、Ｂ。
１の出力ＯＵ Ｔ １（！： Ｍ”２ Ｏイア ハーク
Ｉ Ｎ Ｖ ２ （１７）ｌ ＪＪ３力０ＵＴ２の電圧
レベルの組合わせで状態Ａ、Ｂ。
Ｃを作り出す場合、入力信号は第１のインバータＪＮＶ
１の入力信号■Ｎ１と第２のインバータ１ＮＶ２の入力
信号ＩＮ２の２つの人力信号が必要となる。
１の入力信号■Ｎ１と第２のインバータ１ＮＶ２の入力
信号ＩＮ２の２つの人力信号が必要となる。
表 １
よって第１図に示しだ装置を１個の集積回路（以下ＩＣ
と称す）内に実現した場合、第１の入力信号ＩＮ１．第
２の入力信号ＩＮ２のだめのピンがそれぞれ１個ずつ必
要となり、ＩＣのピン数が多くなるという問題点があっ
た。
と称す）内に実現した場合、第１の入力信号ＩＮ１．第
２の入力信号ＩＮ２のだめのピンがそれぞれ１個ずつ必
要となり、ＩＣのピン数が多くなるという問題点があっ
た。
寸だ第１図に示した装置を電子回路内に実現した場合、
１つの３状態設定装置に対して２本の信号線が必要とな
り、配線数が多くなるという問題点があり、逆にいえば
１個の入力信号に対しては２つの状態しか設定できない
ため、ｎ個の入力信号に対して２ｎの状態設定しかでき
ないという問題点があった。
１つの３状態設定装置に対して２本の信号線が必要とな
り、配線数が多くなるという問題点があり、逆にいえば
１個の入力信号に対しては２つの状態しか設定できない
ため、ｎ個の入力信号に対して２ｎの状態設定しかでき
ないという問題点があった。
捷だ近年バイポーラトランジスタと０ＭＯ３）・ランジ
スタを１つめＩＣチップ内に形成するＢ ｉ ０ＭＯ３
プロセスと呼ばれる技術が開発されたが、このプロセス
において、ＩＣチップのバイポーラ部に２個のコンパレ
ータを形成し、この２個のコンパレークの基準電圧を異
なるように設定することにより共通の入力信号に対して
３通りの状態を作り出せ、前記２個のコンパレータの出
力信号を同一チップ上の０Ｍ０９部にディジタル信号と
して入力することにより、１個のアナログ入力信号でデ
ィジタル回路における３通りの状態設定ができる。しか
しバイポーラトランジスタで前記コンパレータを構成し
た場合、回路構成が複雑でかつ素子数が多くなりＩＣチ
ップ上で大面積を要するという問題点がある。
スタを１つめＩＣチップ内に形成するＢ ｉ ０ＭＯ３
プロセスと呼ばれる技術が開発されたが、このプロセス
において、ＩＣチップのバイポーラ部に２個のコンパレ
ータを形成し、この２個のコンパレークの基準電圧を異
なるように設定することにより共通の入力信号に対して
３通りの状態を作り出せ、前記２個のコンパレータの出
力信号を同一チップ上の０Ｍ０９部にディジタル信号と
して入力することにより、１個のアナログ入力信号でデ
ィジタル回路における３通りの状態設定ができる。しか
しバイポーラトランジスタで前記コンパレータを構成し
た場合、回路構成が複雑でかつ素子数が多くなりＩＣチ
ップ上で大面積を要するという問題点がある。
発明の目的
本発明は上記従来の問題点を解決し、入力信号の数を減
らしかつ簡単な回路構成・小面積でアナログ信号を入力
としディジタル回路における雷状態設定装置を実現する
ことを目的としている。
らしかつ簡単な回路構成・小面積でアナログ信号を入力
としディジタル回路における雷状態設定装置を実現する
ことを目的としている。
発明の構成
本発明は０ＭＯ８トランジスタで構成される第１のイン
バータ及び第２のインバータを有し、この第１のインバ
ータの論理閾値電圧ｖ１ と第２のインバータの論理閾
値電圧■２及び電源電圧ＶＤＤ 。
バータ及び第２のインバータを有し、この第１のインバ
ータの論理閾値電圧ｖ１ と第２のインバータの論理閾
値電圧■２及び電源電圧ＶＤＤ 。
接地電圧ＶＳＳの関係を■ｓｓくｖｌくＶ２くｖＤＤ
とするだめ、前記第１のインバータのＮチャンネルトラ
ンジスタのゲート幅をＷＮｌ、ゲート長をＬＮｌとしＰ
チャンネルトランジスタのゲート幅をＷｐｌ。
とするだめ、前記第１のインバータのＮチャンネルトラ
ンジスタのゲート幅をＷＮｌ、ゲート長をＬＮｌとしＰ
チャンネルトランジスタのゲート幅をＷｐｌ。
ゲート長をＬＰｌとしかつ前記第２のインバータのＮチ
ャンネルトランジスタのゲート幅をＷＮ２ ＋ゲート長
をＬＮ２としＰチャンネルトランジスタのゲート幅をＷ
ｐ２ ＋ゲート長をＬＰ２とし、このゲート幅ＷＮ１
、 Ｗｐ １ 、 ＷＮ２． Ｗｐ ２ 、ゲート長Ｌ
Ｎ １ ＋ ＬＰ １ ｒ関係を有しており、前記第１
のインバータ及び第２のインバータには共通の入力信号
ｖｌＮが入力され、この入力信号■工Ｎの電圧値を状態
ＡでｖＩＮ〈■１．状態Ｂで■１〈ｖＩＮ〈■２．状態
ＣでＶ２〈ｖＩＮの３通りに設定することにより、前記
第１のインバータの出力と前記第２のインバータの出力
の組合わせがディジタル回路において３通り設定できる
ように構成されている。
ャンネルトランジスタのゲート幅をＷＮ２ ＋ゲート長
をＬＮ２としＰチャンネルトランジスタのゲート幅をＷ
ｐ２ ＋ゲート長をＬＰ２とし、このゲート幅ＷＮ１
、 Ｗｐ １ 、 ＷＮ２． Ｗｐ ２ 、ゲート長Ｌ
Ｎ １ ＋ ＬＰ １ ｒ関係を有しており、前記第１
のインバータ及び第２のインバータには共通の入力信号
ｖｌＮが入力され、この入力信号■工Ｎの電圧値を状態
ＡでｖＩＮ〈■１．状態Ｂで■１〈ｖＩＮ〈■２．状態
ＣでＶ２〈ｖＩＮの３通りに設定することにより、前記
第１のインバータの出力と前記第２のインバータの出力
の組合わせがディジタル回路において３通り設定できる
ように構成されている。
実施例の説明
本発明の一実施例を説明する前にＣＭＯＳインバータに
おける論理閾値電圧について説明する。
おける論理閾値電圧について説明する。
第２図Ｃは０ＭＯ３で構成したインバータ１を示す。イ
ンバータ１は第２図ａに示したＰチャンネルトランジス
タ及び第２図すに示したＮチャンネルトランジスタから
成る。第３図にＮチャンネルトランジスタのゲートーン
ース電圧雇とドレインーンース電流よりＮの関係を示す
。第３図に示すようにゲートの１４］ ＷＮと長さＬＮ
の比ＷＮ／ＬＮを変化することによりＮ１．Ｎ’２．Ｎ
３のようにＩＮの値が変化する。同様に第４図にＰチャ
ンネルトランジスタのゲート−ソース電圧ｖＧＰとソー
ス−ドレイン電流■Ｌ）Ｐの関係を示す。第４図に示す
ようにゲートの巾ＷＰと長さＬｐ の比νＶＰ／ＬＰを
変化することによりＰｌ、Ｐ２．Ｐ３のようにＩｐの値
が変化する。
ンバータ１は第２図ａに示したＰチャンネルトランジス
タ及び第２図すに示したＮチャンネルトランジスタから
成る。第３図にＮチャンネルトランジスタのゲートーン
ース電圧雇とドレインーンース電流よりＮの関係を示す
。第３図に示すようにゲートの１４］ ＷＮと長さＬＮ
の比ＷＮ／ＬＮを変化することによりＮ１．Ｎ’２．Ｎ
３のようにＩＮの値が変化する。同様に第４図にＰチャ
ンネルトランジスタのゲート−ソース電圧ｖＧＰとソー
ス−ドレイン電流■Ｌ）Ｐの関係を示す。第４図に示す
ようにゲートの巾ＷＰと長さＬｐ の比νＶＰ／ＬＰを
変化することによりＰｌ、Ｐ２．Ｐ３のようにＩｐの値
が変化する。
ＣＭＯＳインバータの論理閾値電圧は、Ｎチャンネルト
ランジスタのゲートのｒｌｌ ’ＷＮと長さＬＮの比Ｗ
Ｎ／ＬＮ及びＰチャンネルトランジスタのゲ−１−のＴ
ｌ、ｌ ’ＷＰと長さＬｐの比ＶＶＰ／ＬＰを適当に組
み合わせることにより設定できる。例えばＷＮ／”Ｎが
太きく１ＤＮの流れ易いＮチャンネルトランジスタ（第
４図（Ｎｌ））とＷＰ／Ｌｐが小さく ＩＤＰの流れ難
いＰチャンネルトランジスタ（第４図（Ｐす）を組み合
わせたインバータの入力電圧ｖＩＮとトレイン−ソース
′ｉＥ流Ｉの関係を第６図ａに示す。
ランジスタのゲートのｒｌｌ ’ＷＮと長さＬＮの比Ｗ
Ｎ／ＬＮ及びＰチャンネルトランジスタのゲ−１−のＴ
ｌ、ｌ ’ＷＰと長さＬｐの比ＶＶＰ／ＬＰを適当に組
み合わせることにより設定できる。例えばＷＮ／”Ｎが
太きく１ＤＮの流れ易いＮチャンネルトランジスタ（第
４図（Ｎｌ））とＷＰ／Ｌｐが小さく ＩＤＰの流れ難
いＰチャンネルトランジスタ（第４図（Ｐす）を組み合
わせたインバータの入力電圧ｖＩＮとトレイン−ソース
′ｉＥ流Ｉの関係を第６図ａに示す。
第２図に示すような、ＣＭＯＳインバータ１の出力ＯＵ
Ｔの電圧は、Ｐチャンネルトランジスタの抵抗とＮチャ
ンネルトランジスタの抵抗の抵抗比で分圧された電圧と
なり、トランジスタのオン抵抗は通常数ＫＱ、オフ抵抗
は数百ＭΩ以上の値となるため■ＩＮがＶＳＳレベルの
時にはＰチャンネルトラノジスタがオンでＮチャンネル
トランジスタがオンとなりインパーク１の出力電圧はほ
ぼＶＤＤとなる。逆に■■Ｎが■ＤＤレベルの時にはＰ
チャンネルトランジスタがオフでＮチャンネルトランジ
スタがオンとなり、インバータ１の出力電圧はほぼｖｓ
ｓとなる。才だ第６図ａにおいて■ＩＮが、Ｎチャンネ
ル［・ランジスタのドレイン−ソース電流曲線（Ｎ ｉ
）とＰチャンネルトランジスタのソース−ドレイン電流
曲線σ１）の交わる点の電圧■ｔｈ１ の時、出力電圧
はＶＤＤ ／２となり、■ＩＮが■ｔｈ１ より低くな
るにつれ次第にＰチャンネルトランジスタの抵抗か小さ
くなり逆にＮチャンネルトランジスタの抵抗は大きくな
るため、インバータの出力電圧は次第に高くなりＶＤＤ
に近づく。一方ｖＩＮがｖｔｈｌより高くなるにつれ次
第にＰチャンネルトランジスクの抵抗が犬きくな９逆に
Ｎチャンネルトランジスタの抵抗は小さくなるため、イ
ンバータの出力電圧は次第に低くなりｖｓｓに近づく。
Ｔの電圧は、Ｐチャンネルトランジスタの抵抗とＮチャ
ンネルトランジスタの抵抗の抵抗比で分圧された電圧と
なり、トランジスタのオン抵抗は通常数ＫＱ、オフ抵抗
は数百ＭΩ以上の値となるため■ＩＮがＶＳＳレベルの
時にはＰチャンネルトラノジスタがオンでＮチャンネル
トランジスタがオンとなりインパーク１の出力電圧はほ
ぼＶＤＤとなる。逆に■■Ｎが■ＤＤレベルの時にはＰ
チャンネルトランジスタがオフでＮチャンネルトランジ
スタがオンとなり、インバータ１の出力電圧はほぼｖｓ
ｓとなる。才だ第６図ａにおいて■ＩＮが、Ｎチャンネ
ル［・ランジスタのドレイン−ソース電流曲線（Ｎ ｉ
）とＰチャンネルトランジスタのソース−ドレイン電流
曲線σ１）の交わる点の電圧■ｔｈ１ の時、出力電圧
はＶＤＤ ／２となり、■ＩＮが■ｔｈ１ より低くな
るにつれ次第にＰチャンネルトランジスタの抵抗か小さ
くなり逆にＮチャンネルトランジスタの抵抗は大きくな
るため、インバータの出力電圧は次第に高くなりＶＤＤ
に近づく。一方ｖＩＮがｖｔｈｌより高くなるにつれ次
第にＰチャンネルトランジスクの抵抗が犬きくな９逆に
Ｎチャンネルトランジスタの抵抗は小さくなるため、イ
ンバータの出力電圧は次第に低くなりｖｓｓに近づく。
第６図すに入力電圧”ＩＮと出力電圧”ｏｔｎ’）関係
を示ず。よって第６図ａ、ｂに示したインバータの論理
閾値電圧ば■ｔｈ１ となり、第６図に示したインバー
タノ論理閾値電圧Ｖｔｈ１ハｖｓｓ＜ｖｔｈｌ＜ｖＤＤ
／２の範囲に設定されている。
を示ず。よって第６図ａ、ｂに示したインバータの論理
閾値電圧ば■ｔｈ１ となり、第６図に示したインバー
タノ論理閾値電圧Ｖｔｈ１ハｖｓｓ＜ｖｔｈｌ＜ｖＤＤ
／２の範囲に設定されている。
一方ＷＮ／ＬｒＪが小さく ＩＤＮの流れ難いＮチャン
ネルトランジスタ（第３図（Ｎ３））のＷＰ／ＬＰが太
きくよりＰの流れ易いＰチャンネルトランジスタ（第４
図（Ｐ ３．））を組み合わせだインバータの入力電圧
■工Ｎとドレイン−ソース電流Ｉの関係を第６１図ｄに
示す。７このインバータの論理閾値電圧ｖｔｈ１（上回
様に、Ｎチャンネルトランジスタのトレイン−ソース電
流曲線Ｎ３とＰチャンネルトラン７スタのソース−トレ
イン電流曲線（Ｐ ３）の父わる点の電圧■ｔｈ２とな
り、入力電圧■ＩＮと出力電圧■○ＩＪＴの関係は第６
図すに示すようになる。寸だ第６図ａ、ｂに示したイン
バータの論理閾値′電圧ｖｔｈ２はＶＤＤ／２（Ｖ ｔ
ｈ２ ＜ｖＩ）ｌ） ノ範１ｆＭＫ設定すｈ−ｃイる。
ネルトランジスタ（第３図（Ｎ３））のＷＰ／ＬＰが太
きくよりＰの流れ易いＰチャンネルトランジスタ（第４
図（Ｐ ３．））を組み合わせだインバータの入力電圧
■工Ｎとドレイン−ソース電流Ｉの関係を第６１図ｄに
示す。７このインバータの論理閾値電圧ｖｔｈ１（上回
様に、Ｎチャンネルトランジスタのトレイン−ソース電
流曲線Ｎ３とＰチャンネルトラン７スタのソース−トレ
イン電流曲線（Ｐ ３）の父わる点の電圧■ｔｈ２とな
り、入力電圧■ＩＮと出力電圧■○ＩＪＴの関係は第６
図すに示すようになる。寸だ第６図ａ、ｂに示したイン
バータの論理閾値′電圧ｖｔｈ２はＶＤＤ／２（Ｖ ｔ
ｈ２ ＜ｖＩ）ｌ） ノ範１ｆＭＫ設定すｈ−ｃイる。
本発明の一実施例を第７図及び下表２を用いて説明する
。第３のインバータＩＮＶｓは第５図ａ。
。第３のインバータＩＮＶｓは第５図ａ。
ｂに示した特性を有しており、論理閾値電圧はｖｔｈｌ
である。第４のインバータＩＮＶ４は第６図ａ、ｂに示
した特性を有しており、論理閾値電圧はＶｔｈ２である
。
である。第４のインバータＩＮＶ４は第６図ａ、ｂに示
した特性を有しており、論理閾値電圧はＶｔｈ２である
。
表 ２
第３のインバータＩＮＶ３及び第４のインパークＩＮＶ
４の入力端子には共通の入力信号Ｉ Ｎ’ ３か入力さ
れ、」二記の表２に示すように入力信号ＩＮ３の電圧■
ＩＮにより、第３のインバータＩＮＶ３の出力０ＵＴ３
と第４のインパークＩＮＶ４の出力ＱＵＴ４の組み合わ
せは３通りとなる。ずなわ゛ち入力信号Ｉ Ｎ ３の電
圧■ＩＮが■ｔｈ２＜■ＩＮのとき、０ＴＪＴ３と○［
ＪＴ４ばともにローレベル（１’ｏ、、＋）となり状態
Ａを設定する。入力信号ＩＮＳの電圧ｖＩＮが■１ｈ１
〈ｖｌＮくｖ、ｈ２のとき、Ｏ’Ｕ Ｔ ３１ｄ、 。
４の入力端子には共通の入力信号Ｉ Ｎ’ ３か入力さ
れ、」二記の表２に示すように入力信号ＩＮ３の電圧■
ＩＮにより、第３のインバータＩＮＶ３の出力０ＵＴ３
と第４のインパークＩＮＶ４の出力ＱＵＴ４の組み合わ
せは３通りとなる。ずなわ゛ち入力信号Ｉ Ｎ ３の電
圧■ＩＮが■ｔｈ２＜■ＩＮのとき、０ＴＪＴ３と○［
ＪＴ４ばともにローレベル（１’ｏ、、＋）となり状態
Ａを設定する。入力信号ＩＮＳの電圧ｖＩＮが■１ｈ１
〈ｖｌＮくｖ、ｈ２のとき、Ｏ’Ｕ Ｔ ３１ｄ、 。
−レベル（ｒＯＪ）ｉＪかつ０ＵＴ４はハイレベル（ｒ
ｌ」）となり状態Ｂを設定する。入力信号ｌＮ５（７）
電圧ｖ１ＮがｖｌＮ＜ｖ、ｈｌのとき、０ＵＴ３Ｑ ’
Ｕ Ｔ ４はともにハイレベル（ｒｌＪ）となり状態Ｃ
を設定する。
ｌ」）となり状態Ｂを設定する。入力信号ｌＮ５（７）
電圧ｖ１ＮがｖｌＮ＜ｖ、ｈｌのとき、０ＵＴ３Ｑ ’
Ｕ Ｔ ４はともにハイレベル（ｒｌＪ）となり状態Ｃ
を設定する。
よってこの実施例によれば入力信号が１つで電圧を３通
りに設定することによりディジタル回路における３通り
の状態設定が可能で、本装置をＩＣ内に実現した場合、
入力信号用のピンが従来２個必要であったものが１個に
減らせるという効果がある３、また本発明の３値入力装
置を電子回路内に実現した場合、１つの３値入力回路に
対して１本の入力信号線で済み、配線数の削減が図れる
。逆に１本の入力信号に対して３つの状態が作れるため
、本発明の３値入力装置をｎ個用いることによりｎ個の
入力信号に対して３ｎの状態設定ができるという効果が
ある。またＣＭＯＳインパーク２つで実現することがで
き、バイポーラトランジスタを用いたコンパレータと比
較してはるかに簡単な回路構成でかつ小面積て形成でき
る効果かある。。
りに設定することによりディジタル回路における３通り
の状態設定が可能で、本装置をＩＣ内に実現した場合、
入力信号用のピンが従来２個必要であったものが１個に
減らせるという効果がある３、また本発明の３値入力装
置を電子回路内に実現した場合、１つの３値入力回路に
対して１本の入力信号線で済み、配線数の削減が図れる
。逆に１本の入力信号に対して３つの状態が作れるため
、本発明の３値入力装置をｎ個用いることによりｎ個の
入力信号に対して３ｎの状態設定ができるという効果が
ある。またＣＭＯＳインパーク２つで実現することがで
き、バイポーラトランジスタを用いたコンパレータと比
較してはるかに簡単な回路構成でかつ小面積て形成でき
る効果かある。。
発明の効果
以上のように本発明の相補型ＭＯＳトランジスタを用い
た３値入力装置は簡ｊｉな回路構成でかつ小面積で実現
でき、寸だ１つの入力信号の電圧レベルを３通りに設定
することにより、テイゾタル回路における３通りの状態
設定が可能で、従来のインバータを用いた３状態設定装
置では２個必要であった入力信号を１個に減らすことか
できるという効果を有する。逆に本発明の３値入力装置
をｎ個用いる事によりｎ個の入力信号に対して３ｎの状
態設定かでき、従来のインバータのような２値装置では
２ｎの状態設定しかできなかったものに対し−Ｃ情報量
の増大が図れる。
た３値入力装置は簡ｊｉな回路構成でかつ小面積で実現
でき、寸だ１つの入力信号の電圧レベルを３通りに設定
することにより、テイゾタル回路における３通りの状態
設定が可能で、従来のインバータを用いた３状態設定装
置では２個必要であった入力信号を１個に減らすことか
できるという効果を有する。逆に本発明の３値入力装置
をｎ個用いる事によりｎ個の入力信号に対して３ｎの状
態設定かでき、従来のインバータのような２値装置では
２ｎの状態設定しかできなかったものに対し−Ｃ情報量
の増大が図れる。
第１図は従来の３値入力装置を説明するだめの補助回路
図、第２図ａ 、ｂ 、ｃ １ｌ−ｉＣＭ ＯＳで構成
されたインバータの回路図、第３図はＮチャンネルトラ
ンジスタのゲート電圧とドレイジーン−スミ流の関係を
示す特性図、第４図はＰチャンネルトランジスタのゲー
ト電圧とドレイン−ソース電流の関係を示す特性図、第
６図・第６図はインバータの論理閾値電圧設定を説明す
るための補助回路図、第７１図は本発明の一実施例にお
ける値入力装置を説明するだめの補助回路図である。 ＩＮＶｓ、ＩＮＶ４・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ３図 ６Ｎ ｒＡ 第５図 〜 第７図 Ｎ３
図、第２図ａ 、ｂ 、ｃ １ｌ−ｉＣＭ ＯＳで構成
されたインバータの回路図、第３図はＮチャンネルトラ
ンジスタのゲート電圧とドレイジーン−スミ流の関係を
示す特性図、第４図はＰチャンネルトランジスタのゲー
ト電圧とドレイン−ソース電流の関係を示す特性図、第
６図・第６図はインバータの論理閾値電圧設定を説明す
るための補助回路図、第７１図は本発明の一実施例にお
ける値入力装置を説明するだめの補助回路図である。 ＩＮＶｓ、ＩＮＶ４・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ３図 ６Ｎ ｒＡ 第５図 〜 第７図 Ｎ３
Claims (1)
- 相補型ＭＯ３Ｉ・ランジスタで構成される第１のインバ
ータ及び第２のインバータを有し、この第１のインバー
タの論胛閾値電圧■１ と第２のインバー タの論理閾
値電圧■２及び電源電圧■ＤＤ、接肋’ｉ’ＩＮ、／［
ＶＢ２の関係を■ｓｓ＜■１〈■２りｖＤＤとするだめ
、前記第１のインバータのＮチャンネルトランジスタの
ゲート幅を”Ｎ１＋ゲート長をＬＮｌとしＰチャンネル
トランジスタのゲ−１・幅ＷＰ１．ゲーｊ・ｔ〈をＬｐ
ｌ、’： Ｌかつ前記第２のインノく一夕のＮチャンネ
ルトランジスタのゲート中畠をＷＮ２．ゲ−１・−艮を
ＬＮ２としＰチャンネルトランジスタのゲ−１・幅を−
ｗＰ２．ゲー ト長ヲＬＰ２トシ、コノケｈ 幅ｖ’Ｎ
１１ＷＰ１・ＷＮ２・■ｆＰ２・グー１゛長ＬＮ１・Ｌ
Ｐｌ・ＬＮ２・成るよう構成する吉共に、前記第１のイ
ンバーり及び第２のインバータにＶｊ二共通の入力信弓
”ＩＮか入力され、この人力信号ｖＩＮの市、比値を状
態ＡでＶＩＮ＜Ｖｌ、状態Ｂ−ｒＶ１＜ＶＩＮ＜Ｖ２．
状態ＣＴ■２〈ＶＩＮの３通りに設定することにより、
前記第１のインバータの出力と前記第２のインバータの
出力の組合わせが、ディジタル回路において３通り設定
できることを特徴とする３値入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230102A JPS60121821A (ja) | 1983-12-06 | 1983-12-06 | 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230102A JPS60121821A (ja) | 1983-12-06 | 1983-12-06 | 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121821A true JPS60121821A (ja) | 1985-06-29 |
Family
ID=16902581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230102A Pending JPS60121821A (ja) | 1983-12-06 | 1983-12-06 | 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045728A (en) * | 1989-05-17 | 1991-09-03 | Ncr Corporation | Trinary to binary level conversion circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541093A (en) * | 1978-09-14 | 1980-03-22 | Itt | Cmos circuit for conveting ternary signal to binary signal |
-
1983
- 1983-12-06 JP JP58230102A patent/JPS60121821A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541093A (en) * | 1978-09-14 | 1980-03-22 | Itt | Cmos circuit for conveting ternary signal to binary signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045728A (en) * | 1989-05-17 | 1991-09-03 | Ncr Corporation | Trinary to binary level conversion circuit |
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