JPS60114737A

JPS60114737A - ノッキング検出装置

Info

Publication number: JPS60114737A
Application number: JP22366683A
Authority: JP
Inventors: Ichiro Maki; 槇　一郎; Tsuneo Hikokubo; 彦久保　恒雄; Shinichiro Tanaka; 伸一郎田中
Original assignee: Toyota Motor Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Toyota Motor Corp; Panasonic Holdings Corp
Priority date: 1983-11-28
Filing date: 1983-11-28
Publication date: 1985-06-21
Also published as: JPH0327057B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、内燃機関のノッキングを検出し、ノンキング
を回避するノッキング制御装置に関するものである。

従来例の構成とその問題点自動車等のエンジンがノッキングを起すと、ノッキング
特有の振動が発生する。このエンジンの振動をノッキン
グセンサで検出し、ノッキングセンサの出力信号を観測
することによりエンジンのノッキングを検知できる。ノ
ッキング制御装置は、ノッキングの有無、程度を検知し
、点火のタイミングを変えてノッキングを回避するだめ
の装置である。

ノッキングは、一定のクランク角範囲（以下ノックゲー
トと称する）で発生し、このノックゲートで得たノンク
センサ信号レベル（Ｖｋ）と、ノッキングが発生しにく
い一定のクランク角範囲（以下ノイズゲートと称する）
で得た信号を基にして得たノック判定レベル（ｖｔｈ）
とを比較し、■に′＞　Ｖｔｈ　・・・・・・・・・・
・印・・・・・・・　（１１であれば、ノッキングであ
ると判定できる。

第１図は従来のノッキング制御装置の構成を示している
。第１図において、１はエンジンブロック等に取付けら
れたノッキングセンサであシ、このノッキングセンサ１
はエンジンの振動を電気信号に変換する。第３図（ｂ）
の実線Ｂｌはノッキングセンサ１の出力信号を示してい
る。２は帯域フィルタであり、この帯域フィルタ２はノ
ッキングセンサ１の出力信号中より雑音成分を除去し、
ノンキングの特徴周波数近傍の周波数成分を抽出する。

３は帯域フィルタ２の出力を整流する整流器、４は整流
器３の出力を積分する積分器であり、帯域フィルタ２の
出力は上記整流器３、積分器４を介して整流・積分され
て平均化される。第３図（ｂ）の破線Ｂ２は積分器４よ
り出力される平均化出力を示している。５はアナログス
イッチ５Ａ、５Ｂからなるアナログスイッチ回路であり
、アナログスイッチ５Ａ、５Ｂはマイクロコンピュータ
９よシ出力されるノックゲート信号、ノイズゲート信号
によりオン“、オフ制御される。６は比較器、７はディ
ジタル・アナログ（Ｄ／Ａ　’）変換器で６り、Ｄ／Ａ
変換器７はマイクロコンピュータ９より出力されるディ
ジタル信号をアナログ信号に変換して比較器６の一方の
入力端子に印加する。比較器６の他方の入力端子にはア
ナログスイッチ５Ａを介して帯域フィルタ２の出力、又
はアナログスイッチ５Ｂを介して積分器４の出力が印加
され、Ｄ／Ａ変換器７の出力と比較される。比較器７か
らは、第３図（ｅ）に示すように、ノイズゲート信号（
第３図（Ｃ１における”ＨＩ＋の期間）において、帯域
フィルタ２の出力（第３図（ｂｌのＢｌ）がＤ／Ａ変換
器７より出力されるノック判定レベルよシ大きくなる毎
にノックパルスを発生する。８はカウンタであり、この
カウンタ８は点火から次の点火までの期間における比較
器７の出力パルス数を計数する。カウンタ８で計数され
た計数値はマイクロコンピュータ９に入力され、この計
数値に基づいてノンキングの有無、程度が判定される。

また比較器６の出力もマイクロコンピータ９に入力され
、ノッキング判定レベルが算出される。上記マイクロコ
ンピュータ９は入出力ポート１０１中央処理装置（ＣＰ
Ｕ）１１、ランダムアクセスメモリ（ＲＡＭ）１２．　
リードオンリーメモリ（ＲＯＭ）１３等から構成されて
いる。

１４はディストリビュータ内に設けられたピックアップ
コイルでアシ、このピックアップコイル１４からは、エ
ンジンの各気筒の特定クランク角に対応した信号が出力
される。１５はピックアップコイル１４の出力を波形整
形して第３図（ａ）に示す矩形状の点火タイミング信号
を出力する波形整形回路である。なお第３図（ａｌにお
ける矢印は点火タイミングを示す。１６はノンキングの
有無、程度に応じて点火タイミング信号を遅角した信号
を増幅する増幅器、１７はイグナイタである。

第七図は第１図におけるマイクロコンピータ９の機能を
ブロックで示している。

第２図において、１８はノッキング判定手段であシ、こ
のノッキング判定手段１８はカウンタ８で計数された一
点火中のノックパルス数に基づいて、ノンキングの有無
、程度が判定される。１９はノッキング判定レベル算出
手段であり、このノッキング判定レベル算出手段１９は
、ノイズゲート信号（第２図（ｄ））のＨ１１の期間に
おける積分器４の出力を、例えば遂次比較法によりＡ／
Ｄ変換し、とのＡ／Ｄ変換された値Ｖａｄを、例えば次
式によシなまし計算することによって平均化して平均レ
ベルＶｍをめる。

Ｖｍｉ　−Ｖｍ（ｉ−１）＋（Ｖａｄ−Ｖｍ（ｉ−１）
）／Ｗ　−・１２）ここで、Ｖｍｉは今回の演算結果、
Ｖｍ（１ｔ）は前回の演算結果、Ｗはなまじ係数である
。さらに、ノッキング判定レベル算出手段１９では、演
算結果Ｖｍｉを用いて、次式によりノッキング判定レベ
ルｖｔｈを算出する。

Ｖｔｈ　＝　Ｖｍｉ　Ｘ　Ｋ　＋　０８　・・・・・・
・・・・・・・・・・・・・・（３）ここで、に、Ｏ８
はそれぞれ定数である。このノッキング判定レベル算出
手段１９でめられたノッキング判定レベルがＤ／Ａ変換
器７でアナログ信号に変換され、比較器６に入力される
ものである。

２０は周期演算手段であり、この周期演算手段２０は、
波形整形回路１５の出力信号（点火タイミング信号）に
基づいて、点火から次の点火までの周期が算出される。

この周期演算手段２０は、クロックパルス発生器と点火
タイミング信号の立上りタイミングでリセットされるカ
ウンタとから構成され、点火から次の点火までの間にク
ロックパルス発生器から出力されるクロックパルス数を
カウンタで計数するものである。２１は周期演算手段２
０でめられた周期を基にして単位クランク角度（例えば
１°ＣＡ、）当りの時間を算出する単位クランク角度時
間演算手段である。

２２．２３はそれぞれノックゲート信号発生手段、ノイ
ズゲート信号発生手段であり、ノックゲート信号発生手
段２２からは、点火タイミングより予め設定された開始
クランク角度（例えば１０゜ＣＡ）に相当する時間経過
後に立上り、点火タイミングよシ予め設定された終了ク
ランク角度（例えば７０°ＣＡ）に相当する時間経過後
に立下るノックゲート信号（第３図（Ｃ））を発生する
。このノックゲート信号はアナログスイッチ５Ａの制御
端子に印加される。一方、ノイズゲート信号発生手段２
３からは、点火タイミングより予め設定された開始クラ
ンク角度（例えば９０°ＣＡ）に相当する時間経過後に
立上り、点火タイミングより予め設定された終了クラン
ク角度（例えば１．５００ＣＡ）に相当する時間経過後
に立下るノイズゲート信号（第３図（ｄ））を発生する
。このノイズゲート信号はアナログスイッチ５Ｂの制御
端子に印加される。

２４は遅角制御手段であり、との遅角制御手段２４はノ
ンキング判定手段１８の判定結果に応じたクランク角度
だけ点火タイミング信号（第３図（ａ））を遅角する。

このように、上記従来例ではカウンター８の計数値に基
づき、ノッキングの有無、程度を判定し、この判定結果
に基づいて点火タイミング信号を遅角してノッキングを
回避するものである。

しかしながら、上記従来例においては、ノックパルスヲ
計数するカウンタ８をマイクロコンピ−タ９の外部に設
けるため、コストアンプになる欠点があった。

第４図は第２の従来例を示し、また第５図は第２の従来
例のマイクロコンピュータ９の機能をブロックで示して
いる。

第２の従来例は第１図、第２図に示す第１０従来例に対
してカウンタ８を除去した構成である。

第２の従来例では、比較器６より出力されるノックパル
スを、マイクロコンピュータ９の割込端子２５に印加し
、ノックパルスが印加される毎にメインルーチンから割
込みサブルーチンに移行し、この割込みサブルーチンに
おいてＲＡＭ１２の所定領域に「１」を加算して第１の
従来例におけるカウンタ８の機能を達成している。

第６図はマイクロコンピュータ９の処理７ｏ−の概略を
示している。第６図（ａ）はメインルーチン、第６図（
ｂ）は割込みサブルーチンを示している。

第６図において、６０１はＲＡＭ１２をクリアするステ
ップ、６０２はＲＡＭ１２に初期値を設定するステップ
、６０３は回転数演算ステップ、６０４は点火時期演算
ステップ、６ｏ５は割込許可ステップであシ、ここで比
較器６よジノツクパルスが発生していると、第６図（ｂ
）に示す割込みサブルーチン°に移行する。割込みザブ
ルーチンでは、各種レジスタの内容をＲＡＭ１２に退避
させ（ステップ６０６）、、ＲＡＭ１２の所定領域の内
容に「１」を加算しくステップ６０７）、レジスタを復
帰させ（ステップ６０８）、リターンステップ６０９を
経てメインルーチンに戻る。６１０は割込禁止ステップ
、６１１はノック判定ステップである。

このように、第２の従来例ではノックパルス発生毎に割
込みサブルーチンに移行するものであった〇一般に、ノックパルスの周波数は６〜８ＫＨｚでされる
。またマイクロコンピータ９の一命令処理時間は一般に
２〜４μ（８）で金り、ノックパルスの周期１２５〜１
７０μ方は決して長くない。したがって、第２の従来例
のように、ノックパルス発生毎に割込みサブルーチンを
実行する場合、マイクロコンピュータ９のメインプログ
ラムの進行が円滑に行なわれない欠点がある。

発明の目的本発明は、上記第１の従来例のようにマイクロコンピー
タ外にカウンタを設ける必要がなく、かつ第２の従来例
のように、割込みサブルーチンの発生頻度が少なくメイ
ンルーチンの進行を円滑に行うことができるノッキング
制御装置を提供することを目的とするものである。

発明の構成本発明は上記目的を達成するために、マイクロコンピー
タに内蔵されたシフトレジスタを用い、・ノックパルス
によってこのシフトレジスタを動作させ、シフトレジス
タのオーバーフロー信号によって内部割込みを発生させ
て、ノッキング判定処理を実行するものである。

実施例の説明以下に本発明の一実施例について第７図、第８図ととも
に説明する。

第７図において、９はマイクロコンピータ（松下電子工
業株式会社製、品番ＭＮ−１５４４）、２６はマイクロ
コンピュータ９に内蔵された８ビツトのシフトレジスタ
であり、このシフトレジスタ２６には、比較器６より出
力されるノックパルスが印加され、このノックパルスに
より順次シフトされるものである。

第８図は第７図のマイクロコンピュータの機能をブロッ
クで示している。第８図において、２７は計数手段であ
り、この計数手段２７はシフ）Ｌ／レジスタ６よシ出力
されるオーバーフロー信号を計数する。すなわち、ノッ
クパルスがシフトレジスタ２６に８個入力される毎にシ
フトレジスタ２７よジオ−バーフロー信号が出力される
。このオーバーフロー信号によシ割込みが発生し、割込
みサブルーチンに移行する。２８は計数手段２７の計数
値を８倍する乗算手段、２９は乗算手段２８０乗算結果
と、シフトレジスタ２６の保持値とを加算する加算手段
であり、この加算手段２９による加算結果は、点火から
次の点火までの期間において比較器６よシ出力されたノ
ックパルス数となる。加算手段２９の加算結果がノッキ
ング判定手段２２に入力されてノッキングの有無、程度
が判定される。

第９図（ａ）、　（ｂ）は上記実施例におけるマイクロ
コンピュータ９の処理フローの概略を示している。

なお、第９図（ａ）はメインルーチン、第９図（ｂ）は
割込みサブルーチンを示している。

第９図において、９０１はＲＡＭクリアステップ９０２
は初期値設定ステップ、９０３は回転数演算ステップ、
９０４は点火時期演算ステップ、９０５はシフトレジス
タ２６をリセットするステップ、９０６は割込許可ステ
ップであシ、このステップ９０６よシ割込みサブルーチ
ンに移行する。すなわち、本実施例では、シフトレジス
タ２６にノックパルスが８個入力されて、初めて割込み
サブル−チンに移行する。割込みサブルーチンでは、レ
ジスタ退避ステップ９０７を経過した後に、計数手段２
７に「１」を加算しくステップ９０８）、レジスタ復帰
ステップ９０９、リターンステップ９１０　を経スタ２
６の内容をＲＡＭ１２の所定領域に記憶するステップ、
９１３は計数手段２７の計数値を８倍し、さラニシフト
レジスタ２６の保持値を加算するステップ、９１４はノ
ッキング判定ステップである。加算手段２９の加算結果
がノッキング判定手段１８に入力され、加算結果に応じ
てノッキングの有無、程度が判定さ′れる。

以上のように本実施例では、マイクロコンピュータ内蔵
のシフトレジスタを利用し、ノックパルスが８個入力さ
れて初めて割込みサブルーチンに移行するものであシ、
上記第２の従来例に比較して割込みサブルーチンに移行
する頻度が少なくなシ、メインルーチンが円滑に行なわ
れる利点がある。まだ、本実施例ではマイクロコンピー
タ外にカウンタを必要としないため、安価な装置が提供
できるものである。

発明の効果（ａ）マイクロコンピュータ外にカウンタを必要としな
いため、安価に製造できる○ （ｂ）　内部割込みの頻度が少なくなるため、メインプ
ログラムの進行が円滑に行なえる０

【図面の簡単な説明】

第１図は従来のノッキング制御装置のブロック図、第２
図は第１図におけるマイクロコンビ一タを機能ブロック
で示す図、第３図は同装置の動作説明図、第４図は従来
の他のノッキング制御装置のブロック図、第５図は第４
図におけるマイクロコンビーータを機能ブロックで示す
図、第６図（ａ）、　（ｂ）は同装置の処理フローの概
略を示す図、第７図は本発明の一実施例におけるノッキ
ング制御装置のブロック図、第８図は第７図におけるマ
イクロコンビーータを機能ブロックで示す図、第９図（
ａ）、　（ｂ）は同装置の処理フローの概略を示す図で
ある。１・・・ノンキングセンサ、２・・・帯域フィルタ１．
３・・・整流器、４・・・積分器、５・・・アナログス
イッチ回路、６・・・比較器、７・・ディジタルアナロ
グ変換器、９・・・マイクロコンビーータ、１０・・・
入出力ポート、１１・・・中央処理装置（ＣＰＵ）、１
２・・・ランダムアクセスメモリ（ＲＡＭ）、１３・・
・リードオンリーメモリ（ＦＬＯＭ）、１４・・・ピッ
クアップコイル、１５：・・波形整形回路、１６・・・
増幅器、１７・・・イグナイタ、１８・・・ノッキング
判定手段、１９・・・ノッキング判定レベル算出手段、
２０・・・周期演算手段、２１・・・単位クランク角度
時間演算手段、２２・・・ノックゲート信号発生手段、
２３・・・ノイズゲート信号発生手段、２４・・・遅角
制御手段、２６・・・シフトレジスタ、２７・・・計数
手段、２８・・・乗算手段、２９・・加算手段。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第６
図（ＤＪ）（炉第９図（Ｉｌｌ、）

Claims

【特許請求の範囲】

ノッキングセンサの出力とノッキング判定レベルとを比
較し、ノッキングセンサ出力がノッキング判定レベルよ
り大きい場合にノックパルスを発生する比較器と、上記
ノックパルスによってシフトされるマイクロコンピュー
タ内蔵のシフトレジスタと、このシフトレジスタよシ出
力されるオーバーフロー信号を計数する計数手段と、こ
の計数手段による計数値に所定値を乗算する乗算手段と
、上記シフトレジスタに保持された数と上記乗算手段に
よる乗算結果とを加算する加算手段と、この加算手段の
加算結果に応じてノッキングの有無、程度を判定するノ
ンキング判定手段とからなるノンキング制御装置。