JPS60111399A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS60111399A JPS60111399A JP58219062A JP21906283A JPS60111399A JP S60111399 A JPS60111399 A JP S60111399A JP 58219062 A JP58219062 A JP 58219062A JP 21906283 A JP21906283 A JP 21906283A JP S60111399 A JPS60111399 A JP S60111399A
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- JP
- Japan
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- capacitor
- circuit
- transistor
- sample
- vgs
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- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 238000005070 sampling Methods 0.000 claims abstract description 10
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像信号等の所定周期ととにブランキング期
間を有する信号に適用して好適なサンプルホールド回路
に関する。
間を有する信号に適用して好適なサンプルホールド回路
に関する。
背景技術とその問題点
例えば映像信号をサンプルホールドする回路として、１
ｉ１４１図に示すような回路がある。図において、入力
端子（１）に供給される信号がゲート用のＭＯＢ）ラン
ジスタ（２）に供給され、このトランジスタ（２）が端
子（３）からのサンプリングパルスφＳでオンされる。
ｉ１４１図に示すような回路がある。図において、入力
端子（１）に供給される信号がゲート用のＭＯＢ）ラン
ジスタ（２）に供給され、このトランジスタ（２）が端
子（３）からのサンプリングパルスφＳでオンされる。
このトランジスタ（２）からの信号が保持用のコンデン
サ（４）に供給される。このコンデンサ（４）からの信
号がバッファ用のＭＯＳ）ランジスタ（５）のゲートに
供給される。このトランジスタ（５）のドレイン忙電源
端子（６）からの電源ＶＣＣが供給され、ソースが定電
流源（７）を通じて接地される。そしてこのトランジス
タ（５）のソースに得られる信号が出力端子（８）に取
り出される。
サ（４）に供給される。このコンデンサ（４）からの信
号がバッファ用のＭＯＳ）ランジスタ（５）のゲートに
供給される。このトランジスタ（５）のドレイン忙電源
端子（６）からの電源ＶＣＣが供給され、ソースが定電
流源（７）を通じて接地される。そしてこのトランジス
タ（５）のソースに得られる信号が出力端子（８）に取
り出される。
ところがこの回路において、出力段にソースホロワによ
るバッファ回路が設けられている。このため各部の信号
は例えば第２図に示すようＫなり、出力には次式で示さ
れるようなＶＧＳの低下を生じてしまう。
るバッファ回路が設けられている。このため各部の信号
は例えば第２図に示すようＫなり、出力には次式で示さ
れるようなＶＧＳの低下を生じてしまう。
但し、Ｖｔｈはトランジスタ（５）の閾値、μはモビリ
ティ、ＣＯＸは単位面積尚りの ゲート容量、Ｗはチャンネル幅、Ｌ はチャンネル長、Ｉｏは定電ｉ源（７）の電流値である
。
ティ、ＣＯＸは単位面積尚りの ゲート容量、Ｗはチャンネル幅、Ｌ はチャンネル長、Ｉｏは定電ｉ源（７）の電流値である
。
従って、 Ｖｔｈのばらつき、Ｉｏのドリフト等にズの
問題が生じる。
問題が生じる。
またサンプルホールド回路を多数段直列に接続した場合
には、各段でＶＧＳずつの低下を生じてしまうので、最
終出力は入力との間で大きな直流変化を生じてしまう。
には、各段でＶＧＳずつの低下を生じてしまうので、最
終出力は入力との間で大きな直流変化を生じてしまう。
発明の目的
本発明はこのようなＡＫかんがみ、人出方間のＶＧＳの
低下を生じないよ５にするものである。
低下を生じないよ５にするものである。
発明の概要
本発明は、入力端子からの入力信号をクロック信号で駆
動されるゲート回路を介してサンプリングし、保持手段
でホールド″し、エミッタホロアまたはソースホロアの
バッファ回路を介して出力するようにしたサンプルホー
ルド回路において、上記保持手段とバッファ回路との間
にコンデンサを設け、上記バッファ回路の出力側を第１
のスイッチ手段を介して上記コンデンサの保持手段側に
接続し、上記入力端子を第２のスイッチ手段を介して上
記コンデンサのバッファ回路側に接続し、上記第１、第
２のスイッチ手段を上記サンプリングを行わない期間に
オンさせて、上記コンデンサに上記バッファ回路のオフ
セット電圧を充電させるようにしたことを特徴とするサ
ンプルホールド回路であって、これによれば入出力間の
ＶＧＳの低下を生じることがない。
動されるゲート回路を介してサンプリングし、保持手段
でホールド″し、エミッタホロアまたはソースホロアの
バッファ回路を介して出力するようにしたサンプルホー
ルド回路において、上記保持手段とバッファ回路との間
にコンデンサを設け、上記バッファ回路の出力側を第１
のスイッチ手段を介して上記コンデンサの保持手段側に
接続し、上記入力端子を第２のスイッチ手段を介して上
記コンデンサのバッファ回路側に接続し、上記第１、第
２のスイッチ手段を上記サンプリングを行わない期間に
オンさせて、上記コンデンサに上記バッファ回路のオフ
セット電圧を充電させるようにしたことを特徴とするサ
ンプルホールド回路であって、これによれば入出力間の
ＶＧＳの低下を生じることがない。
実施例
第３図において、トランジスタ（２）とコンデンサ（４
）との接続点と、トランジスタ（５）のゲートとの間に
コンデンサａυが設けられる。またトランジスタ（５）
のソースとコンデンサＱｌ）のコンデンサ（４）側との
間にスイッチング用のトランジスタ０が設けられる。さ
らに入力端子（１）とコンデンサａυのトランジスタ（
５）のゲート側との間にスイッチング用のトランジスタ
（１階が設けられる。他は第１図と同様にされる。
）との接続点と、トランジスタ（５）のゲートとの間に
コンデンサａυが設けられる。またトランジスタ（５）
のソースとコンデンサＱｌ）のコンデンサ（４）側との
間にスイッチング用のトランジスタ０が設けられる。さ
らに入力端子（１）とコンデンサａυのトランジスタ（
５）のゲート側との間にスイッチング用のトランジスタ
（１階が設けられる。他は第１図と同様にされる。
そしてトランジスタ０．ａ３のゲートに、端子（１４１
からの入力信号のブランキング期間に相当するパルスφ
ＢＬＫが供給される。
からの入力信号のブランキング期間に相当するパルスφ
ＢＬＫが供給される。
この回路において、各部の信号は例えば第４図に示すよ
５になる。
５になる。
すなわち、入力端子（１）（■）の電圧がＶＳ０のとき
、パルスφＢＬＫが供給されると、トランジスタｕ２＋
。
、パルスφＢＬＫが供給されると、トランジスタｕ２＋
。
Ｑ３がオンされ、トランジスタ（５）のゲート（■）の
電位はＶＳＯ、ソース（■）の電位はトランジスタ（５
）ＫよりＶＧＳ低下されてｖｓｏ −ＶＧＳ Ｋなり、
トランジスタ（２）とコンデンサ（４）との接続点（■
）の電位はｖｓｏ −ＶＧＳ Ｋなる。従ってこの時に
コンデンサαυに■と■の電位差 Ｖｓｏ −（Ｖｓｏ −ＶＧＳ） ＝ ＶＧＳに相当す
る電荷が蓄積される。
電位はＶＳＯ、ソース（■）の電位はトランジスタ（５
）ＫよりＶＧＳ低下されてｖｓｏ −ＶＧＳ Ｋなり、
トランジスタ（２）とコンデンサ（４）との接続点（■
）の電位はｖｓｏ −ＶＧＳ Ｋなる。従ってこの時に
コンデンサαυに■と■の電位差 Ｖｓｏ −（Ｖｓｏ −ＶＧＳ） ＝ ＶＧＳに相当す
る電荷が蓄積される。
この状態でトランジスタａ７Ｊ、 Ｕがオフされ、サン
プリングパルスφ８が供給される。そしてまず１番目の
パルスφ６□が加えられたときの■の電位をＶＳＳとす
ると、■の電位もＶＳＩになる。ここで■と■との間に
はコンデンサＵがあり、このコンデンサＱＩＬＫはＶＧ
Ｓに相当する電荷が蓄積されているので、■の電位はＶ
Ｓ１ ＋ ＶＧＳとなる。従って■の電位は （Ｖ ＋ ＶＧＳ） −ＶＧＳ ＝ ｖｓｔ１ となり、入力端子（１）（■）の電位に等しくなる。
プリングパルスφ８が供給される。そしてまず１番目の
パルスφ６□が加えられたときの■の電位をＶＳＳとす
ると、■の電位もＶＳＩになる。ここで■と■との間に
はコンデンサＵがあり、このコンデンサＱＩＬＫはＶＧ
Ｓに相当する電荷が蓄積されているので、■の電位はＶ
Ｓ１ ＋ ＶＧＳとなる。従って■の電位は （Ｖ ＋ ＶＧＳ） −ＶＧＳ ＝ ｖｓｔ１ となり、入力端子（１）（■）の電位に等しくなる。
同様に、２番目のパルスφ、２が加えられたときの■の
電位なりｓ□とすると、■の電位はｖＳ□、■の電位は
コンデンサａυの持つ電荷によりＶ、＋−Ｖ。８、■の
電位は （ＶＳ２ ＋ Ｖｃｓ） −Ｖｃｓ ＝ ＶＳ２となり
、入力と出力の電位は等しくなる。
電位なりｓ□とすると、■の電位はｖＳ□、■の電位は
コンデンサａυの持つ電荷によりＶ、＋−Ｖ。８、■の
電位は （ＶＳ２ ＋ Ｖｃｓ） −Ｖｃｓ ＝ ＶＳ２となり
、入力と出力の電位は等しくなる。
これが全てのサンプリング時に起こり、結果としてサン
プリングされた電位がそのまま出力に現われ、バッファ
によるＶＧＳの低下は生じない。
プリングされた電位がそのまま出力に現われ、バッファ
によるＶＧＳの低下は生じない。
なおコンデンサ（Ｉｌｌに対してＶＧＳの電荷を蓄積す
るタイミング（φＢＬＫ ）は、サンプリングをしてい
ない期間であればよく、各サンプリングのあい間、ある
いは例えば入力信号が映像信号の場合には１水平期間ご
とのブランキング期間等に行えばよい。
るタイミング（φＢＬＫ ）は、サンプリングをしてい
ない期間であればよく、各サンプリングのあい間、ある
いは例えば入力信号が映像信号の場合には１水平期間ご
とのブランキング期間等に行えばよい。
こうしてサンプルホールドが行われるわけであるが、こ
の回路によればソースホロワ等のバッファによるＶＧＳ
の低下を打消すことができるので、入出力間の直流電位
変化な無くすことができる。
の回路によればソースホロワ等のバッファによるＶＧＳ
の低下を打消すことができるので、入出力間の直流電位
変化な無くすことができる。
また、特にＭＯＳ）ランジスタで問題になるＶＧＳを抑
圧することができる。
圧することができる。
さらに第５図に第３図の具体回路例を示す。四において
トランジスタＱυは端子０渇からのφＳのノ（ルスでオ
ンされ、トランジスタ（２）のゲートドレイン間容量を
介したパルスφＳの飛び込みを中和させるためのもので
ある。
トランジスタＱυは端子０渇からのφＳのノ（ルスでオ
ンされ、トランジスタ（２）のゲートドレイン間容量を
介したパルスφＳの飛び込みを中和させるためのもので
ある。
また図においてコンデンサＱυはＭＯ８トランジスタｅ
３１のソースドレインとゲートとの間の容量で構成され
、さらにコンデンサ（４）はソースドレインとサブスト
レートとの間の容量で構成される。この場合にトランジ
スタ（２階は一ソースボロヮのトランジスタ（５） カ
エンハンスメント型の場合はエンハンスメント型、ディ
プレッション型の場合はディプレッション型で構成され
る。
３１のソースドレインとゲートとの間の容量で構成され
、さらにコンデンサ（４）はソースドレインとサブスト
レートとの間の容量で構成される。この場合にトランジ
スタ（２階は一ソースボロヮのトランジスタ（５） カ
エンハンスメント型の場合はエンハンスメント型、ディ
プレッション型の場合はディプレッション型で構成され
る。
さらに０点における浮遊容量は極力小さくする必要があ
る。そこでトランジスタ（５）、ｕ２にはゲートドレイ
ン間容量が小さくなるような非対称型のＭＯＳトランジ
スタが使用される。
る。そこでトランジスタ（５）、ｕ２にはゲートドレイ
ン間容量が小さくなるような非対称型のＭＯＳトランジ
スタが使用される。
また回路をツエル構造とする場合には、トランジスタ（
５）のソースとサブストレートとを接続する＠なおコン
デンサ（ＩｌｌはＭＯＳトランジスタによらず他の形式
の容量でもよい。
５）のソースとサブストレートとを接続する＠なおコン
デンサ（ＩｌｌはＭＯＳトランジスタによらず他の形式
の容量でもよい。
また上述の回路はＭＯＳ）ランジスタの場合について述
べたが、これはバイポーラトランジスタにも適用できる
。すなわち第６図はそのための回路であって、バイポー
ラトランジスタではベース電流ＩＢを補償するためにト
ランジスタ（５）のペースに電流源（ハ）が設けられて
いる。
べたが、これはバイポーラトランジスタにも適用できる
。すなわち第６図はそのための回路であって、バイポー
ラトランジスタではベース電流ＩＢを補償するためにト
ランジスタ（５）のペースに電流源（ハ）が設けられて
いる。
応用例
第７−は上述のサンプルホールド回路を２段接続した遅
延回路の例を示す。この例は第３図の回路を２段接続し
たもので、各段でＶＧＳの低下を打消している。第８図
にφＢＬＫ及びφ８１．φ８゜のタイミングを示す。
延回路の例を示す。この例は第３図の回路を２段接続し
たもので、各段でＶＧＳの低下を打消している。第８図
にφＢＬＫ及びφ８１．φ８゜のタイミングを示す。
また第９図は同じくサンプルホールド回路を２段接続し
た遅延回路の例であるが、この例では初メのみにコンデ
ンサＵＶ設けると共に、終段の出力をトランジスタ１１
２を介してコンデンサａυの入力側へ帰還する。この回
路において第１０図に示ずよ５にサンプリングパルスφ
８２’φＢＬＫがＩ・イのとき忙もハイとなるようにす
る。これＫよってコンデンサ（１１）には初段及び終段
の両方のバッファ回路の■。８による低下分が蓄積され
、入出力間の電位が等しくされる。
た遅延回路の例であるが、この例では初メのみにコンデ
ンサＵＶ設けると共に、終段の出力をトランジスタ１１
２を介してコンデンサａυの入力側へ帰還する。この回
路において第１０図に示ずよ５にサンプリングパルスφ
８２’φＢＬＫがＩ・イのとき忙もハイとなるようにす
る。これＫよってコンデンサ（１１）には初段及び終段
の両方のバッファ回路の■。８による低下分が蓄積され
、入出力間の電位が等しくされる。
この第７図または第９図のようにして、さらに多数段接
続することができる。
続することができる。
さらに第１１図は上述の２段接続のサンプルホールド回
路を用いた同時化回路の例な示す。第１２■はその動作
を示す図である。図において入力端子Ｃ’ｌｌｌ連続的
に供給される信号がφ８□、φ８゜、φ８゛３で初段の
ホールド回路（３２１） ＋ （“３２２）、（３２３
） Ｋ順次サンプルホールドされ、さらにφｓ３で終段
のホールド回路（３３１）、（３３２）、（３３３）に
同時化されてサンプルホールドされて出力端子（３４ｓ
）、（３４ｚ）、（３４ｓ）に取り出される。
路を用いた同時化回路の例な示す。第１２■はその動作
を示す図である。図において入力端子Ｃ’ｌｌｌ連続的
に供給される信号がφ８□、φ８゜、φ８゛３で初段の
ホールド回路（３２１） ＋ （“３２２）、（３２３
） Ｋ順次サンプルホールドされ、さらにφｓ３で終段
のホールド回路（３３１）、（３３２）、（３３３）に
同時化されてサンプルホールドされて出力端子（３４ｓ
）、（３４ｚ）、（３４ｓ）に取り出される。
この回路においても、従来のサンプルホールド回路を用
いた場、合はＶＧＳのばらつきにより、出力端子（３４
１）、（３４ｇ）、（３４ａ）の信号に直流数化を生じ
ていたが、上述の本発明のサンプルホールド回路を用い
れば、直流変化を無くすることができる。
いた場、合はＶＧＳのばらつきにより、出力端子（３４
１）、（３４ｇ）、（３４ａ）の信号に直流数化を生じ
ていたが、上述の本発明のサンプルホールド回路を用い
れば、直流変化を無くすることができる。
発明の効果
本発明によれば、°サンプルホールド回路において入出
力間のＶＧＳの低下を生じないよう忙することができた
。
力間のＶＧＳの低下を生じないよう忙することができた
。
第１図、第２図は従来の回路の説明のための図、第３図
は本発明の一例の構成図、第４図、鞄５図はその説明の
ための図、第６図は他の例の構成図、第７図〜第１２図
は応用例の説明のための図である。 （２）はゲート用トランジスタ、（４）は保持用コンデ
ンサ、（５）はバッファ用トシンジスタ、 （ＩＩ）は
コンデンサ、 （ｌ’ａ 、 （１３はスイッチ用トラ
ンジスタである。 、＋１ 代 理 人 伊 藤 貞 、・ 同 松 隈 秀 盛（：峡・′（・ 第６図
は本発明の一例の構成図、第４図、鞄５図はその説明の
ための図、第６図は他の例の構成図、第７図〜第１２図
は応用例の説明のための図である。 （２）はゲート用トランジスタ、（４）は保持用コンデ
ンサ、（５）はバッファ用トシンジスタ、 （ＩＩ）は
コンデンサ、 （ｌ’ａ 、 （１３はスイッチ用トラ
ンジスタである。 、＋１ 代 理 人 伊 藤 貞 、・ 同 松 隈 秀 盛（：峡・′（・ 第６図
Claims (1)
- 入力端子からの入力信号をクロック信号で駆動されるゲ
ート回路を介してサンプリングし、保持手段でホールド
し、エミッタホロアまたはソースホａアのバッファ回路
を介して出力するようにしたサンプルボールド回路にお
いて、上記保持手段とバッファ回路との間にコンデンサ
を設け、上記バッファ回路の出力側を第１のスイッチ手
段を介して上記コンデンサの保持手段側に接続し、上記
入力端子を第２のスイッチ手段を介して上記コンデンサ
のバッファ回路側に接続し、上記第１、第２のスイッチ
手段を上記サンプリングを行わない期間にオンさせて、
上記コンデンサに上記バッファ回路のオフセット電圧を
充電させるようＫしたこ７とを特徴とするサンプルホー
ルド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219062A JPH0666119B2 (ja) | 1983-11-21 | 1983-11-21 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219062A JPH0666119B2 (ja) | 1983-11-21 | 1983-11-21 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111399A true JPS60111399A (ja) | 1985-06-17 |
| JPH0666119B2 JPH0666119B2 (ja) | 1994-08-24 |
Family
ID=16729671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219062A Expired - Lifetime JPH0666119B2 (ja) | 1983-11-21 | 1983-11-21 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666119B2 (ja) |
-
1983
- 1983-11-21 JP JP58219062A patent/JPH0666119B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666119B2 (ja) | 1994-08-24 |
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