JPS60105323A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS60105323A JPS60105323A JP21302383A JP21302383A JPS60105323A JP S60105323 A JPS60105323 A JP S60105323A JP 21302383 A JP21302383 A JP 21302383A JP 21302383 A JP21302383 A JP 21302383A JP S60105323 A JPS60105323 A JP S60105323A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｒ−２Ｒ形抵抗ラダー網をインバータ回路
でドライブするようにしたディジタル−アナログ変換器
に関し、インバータ回路部を独特の配置パターンにした
がってＩＣ（集積回路）化したことによシ変換誤差を減
少させると共に製造上の収率を向上させたものである。
でドライブするようにしたディジタル−アナログ変換器
に関し、インバータ回路部を独特の配置パターンにした
がってＩＣ（集積回路）化したことによシ変換誤差を減
少させると共に製造上の収率を向上させたものである。
従来、この種のディジタル−アナログ変換器は、全体と
してＩＣ化されたものがなく、Ｒ−２Ｒ形抵抗ラダー網
と、これをドライブするインバータ回路とを別々に準備
し、これらを混成組立てすることにより構成されていた
。
してＩＣ化されたものがなく、Ｒ−２Ｒ形抵抗ラダー網
と、これをドライブするインバータ回路とを別々に準備
し、これらを混成組立てすることにより構成されていた
。
このようにして構成されるディジタル−アナログ変換器
にあっては、インバータ回路がＤＡ変換用に特別に設計
・製作されたものかないためにインバータ間で抵抗等の
特性ばらつきがあり、変換精度向上の妨げになっていた
。
にあっては、インバータ回路がＤＡ変換用に特別に設計
・製作されたものかないためにインバータ間で抵抗等の
特性ばらつきがあり、変換精度向上の妨げになっていた
。
この発明の目的は、Ｒ−２Ｒ形抵抗ラダー網及びインバ
ータ回路部をモノリシックＩＣ化して変換精度及び製造
上の収率を向上させた新規なディジタル−アナログ変換
器を提供することにある。
ータ回路部をモノリシックＩＣ化して変換精度及び製造
上の収率を向上させた新規なディジタル−アナログ変換
器を提供することにある。
この発明によるディジタル−アナログ変換器は、インバ
ータ回路部の複数のインバータ回路Ｙ各ビット毎に一群
の並列接続されたＭＯＳ 型インバータで構成すると共
に、インバータ回路部に属する多数のＭＯＳ 型インバ
ータを可及的に小面積の方形状半導体領域内に形成した
ことを特徴とするものである。なお、この明細書におい
て、［ＭＯ８型インバータ」とは、能動素子として絶縁
ゲート型ＦＥＴ （電界効果トランジスタ）を有するイ
ンパータン゛意味するものとする。
ータ回路部の複数のインバータ回路Ｙ各ビット毎に一群
の並列接続されたＭＯＳ 型インバータで構成すると共
に、インバータ回路部に属する多数のＭＯＳ 型インバ
ータを可及的に小面積の方形状半導体領域内に形成した
ことを特徴とするものである。なお、この明細書におい
て、［ＭＯ８型インバータ」とは、能動素子として絶縁
ゲート型ＦＥＴ （電界効果トランジスタ）を有するイ
ンパータン゛意味するものとする。
以下、添付図面に示す実施例についてこの発明を詳述す
る。
る。
第１図は、この発明にしたがってＩＣ化されるべきディ
ジタル−アナログ変換器の回路構成を示すもので、この
変換器はｎビットのディジタル入力をリニアＤＡ変換し
、アナログ出力として電圧比カケ送出するようになって
いる。
ジタル−アナログ変換器の回路構成を示すもので、この
変換器はｎビットのディジタル入力をリニアＤＡ変換し
、アナログ出力として電圧比カケ送出するようになって
いる。
ディジタル入力のｎビットに対応した入力端子Ｉｌ〜Ｉ
ｎにはそれぞれ人カパッファＢＦ１〜ＢＦｎが接続され
ており、各入カバソファは２個のインバータ回路を縦続
接続した構成になっている。
ｎにはそれぞれ人カパッファＢＦ１〜ＢＦｎが接続され
ており、各入カバソファは２個のインバータ回路を縦続
接続した構成になっている。
入カパツファＢＦ１〜ＢＦｎの出力端０□〜ＯｎはＲ−
２Ｒ形抵抗ラダー網ＬＡの対応する抵抗２Ｒに接続され
、抵抗ラダー網ＬＡの最上位ビット（ＭＳＢ） 側から
アナログ出力ｖｏｔｙ’ｒが取出芒れるようになってい
る。
２Ｒ形抵抗ラダー網ＬＡの対応する抵抗２Ｒに接続され
、抵抗ラダー網ＬＡの最上位ビット（ＭＳＢ） 側から
アナログ出力ｖｏｔｙ’ｒが取出芒れるようになってい
る。
第２図は、第１図の回路において各インバータ回路をコ
ンプリメンタリＭＯ８型インバータで構成した場合の等
価回路を示すものであり、８１〜Ｓｎはディジタル入力
のｎビットの信号にそれぞれ応答するアナログスイッチ
、ＲＰＩ〜ＲＰｎはＰチャンネルの絶縁ゲート型ＦＥＴ
のオン抵抗、ＲＮＩ〜ＲＮｎはＮチャンネルの絶縁ゲ
ート型ＦＥＴ のオン抵抗、ＶＲは接地電位に対して高
い基準電位である。
ンプリメンタリＭＯ８型インバータで構成した場合の等
価回路を示すものであり、８１〜Ｓｎはディジタル入力
のｎビットの信号にそれぞれ応答するアナログスイッチ
、ＲＰＩ〜ＲＰｎはＰチャンネルの絶縁ゲート型ＦＥＴ
のオン抵抗、ＲＮＩ〜ＲＮｎはＮチャンネルの絶縁ゲ
ート型ＦＥＴ のオン抵抗、ＶＲは接地電位に対して高
い基準電位である。
上記のようなディジタル−アナログ変換器において、変
換誤差を少なくするには、Ｒ−２Ｒ抵抗ラダー網ＬＡに
おける抵抗精度を上げるだけでなく、これにつながるオ
ン抵抗ＲＰＩ〜ＲＰｎ及びＲＮＩ〜ＲＮｎの絶対値を無
視できる程度に小さくするか、又は１ビツトずつ下位の
ビットになるたびにオン抵抗が２倍になるようにすれば
よい。
換誤差を少なくするには、Ｒ−２Ｒ抵抗ラダー網ＬＡに
おける抵抗精度を上げるだけでなく、これにつながるオ
ン抵抗ＲＰＩ〜ＲＰｎ及びＲＮＩ〜ＲＮｎの絶対値を無
視できる程度に小さくするか、又は１ビツトずつ下位の
ビットになるたびにオン抵抗が２倍になるようにすれば
よい。
実際には、ＲＰＩ〜ＲＰｎやＲＮＩ〜ＲＮｎの絶対値を
小さくすると、インバータサイズが大きくなってＩＣ化
の障害にガると共に、ラッチアップ等を起こしやすくな
るので、オン抵抗の絶対値を小さくする一方で、１ビツ
トずつ下位ビットになるたびにオン抵抗が２倍になるよ
うにする。
小さくすると、インバータサイズが大きくなってＩＣ化
の障害にガると共に、ラッチアップ等を起こしやすくな
るので、オン抵抗の絶対値を小さくする一方で、１ビツ
トずつ下位ビットになるたびにオン抵抗が２倍になるよ
うにする。
このようにオン抵抗が２倍になるようにするためには、
絶縁ゲート型ＦＥＴ のチャンネル長を同−一とした場
合、チャンネル幅が半分になるようにすればよいが、こ
のようにすると、ＭＳＢ 側に近ずくほどチャンネル幅
が広くなり、ＭＳＢ では５．０００〜１０，０００
（μｍ ：ｌにも達する。従って、これビそのまま配置
することはパターン効率が悪いだけでなく、各ビット間
のオン抵抗ばらつきを大きくしてしまうので得策でない
。
絶縁ゲート型ＦＥＴ のチャンネル長を同−一とした場
合、チャンネル幅が半分になるようにすればよいが、こ
のようにすると、ＭＳＢ 側に近ずくほどチャンネル幅
が広くなり、ＭＳＢ では５．０００〜１０，０００
（μｍ ：ｌにも達する。従って、これビそのまま配置
することはパターン効率が悪いだけでなく、各ビット間
のオン抵抗ばらつきを大きくしてしまうので得策でない
。
そこで、この発明では、各ビット毎に一群の並列接続さ
れた絶縁ゲート型ＦＥＴ ’Ｙ設け、これらのＦＥＴ
のチャンネル幅の合計が所望のチャンネル幅になるよう
にしている。また、絶縁ゲート型ＦＥＴ ’に並列接続
することで、オン抵抗を十分小さくすることができる。
れた絶縁ゲート型ＦＥＴ ’Ｙ設け、これらのＦＥＴ
のチャンネル幅の合計が所望のチャンネル幅になるよう
にしている。また、絶縁ゲート型ＦＥＴ ’に並列接続
することで、オン抵抗を十分小さくすることができる。
第３図は、この発明の一実施例によるＩＣ化ディジタル
−アナログ変換器における入カパツファ部の構成をｎビ
ット目（ＭＳＢ） 及びｎ−ｉビット目について代表的
に示したもので、このうちのｎビット目の入カパツファ
については第４図に等価回路が示されている。
−アナログ変換器における入カパツファ部の構成をｎビ
ット目（ＭＳＢ） 及びｎ−ｉビット目について代表的
に示したもので、このうちのｎビット目の入カパツファ
については第４図に等価回路が示されている。
ｎビット目の第１のインバータ回路１ｏハ、並列接続さ
れた複数のコンプリメンタリＭＯ８型インパータン含ん
でおシ、このような構成はｎビット目の第２のインバー
タ回路１２、ｎ−１ビツト目の第１及び第２のインバー
タ回路加及びηについても同様である。
れた複数のコンプリメンタリＭＯ８型インパータン含ん
でおシ、このような構成はｎビット目の第２のインバー
タ回路１２、ｎ−１ビツト目の第１及び第２のインバー
タ回路加及びηについても同様である。
ｎビット目の入カパツファにおいて、第１のインバータ
回路１０の出力端（ドレインＤ）は第２のインバータ回
路１２の入力端（ゲー）Ｇ）に接続されており、このよ
うな接続はｎ−１ビツト目の入カパツファにおいて第１
及び第２のインバータ回路加及び四についても同様であ
る。
回路１０の出力端（ドレインＤ）は第２のインバータ回
路１２の入力端（ゲー）Ｇ）に接続されており、このよ
うな接続はｎ−１ビツト目の入カパツファにおいて第１
及び第２のインバータ回路加及び四についても同様であ
る。
上記のように複数のインバータ回路を構成する多数のコ
ンプリメンタリＭＯ８型インバータは方形の半導体領域
内に形成されており、これらのインバータは各々のチャ
ンネル長方向が前記方形の一辺に平行し且つ各々のチャ
ンネル幅方向が前記方形の前記−辺に直交する他辺に平
行するように、しかもＭＳＢ（ｎビット目）からＬＳＢ
（最下位ビット）までのインバータ群がこの記載の順
序で前記方形の前記他辺に沿って並ぶように配置されて
いる。
ンプリメンタリＭＯ８型インバータは方形の半導体領域
内に形成されており、これらのインバータは各々のチャ
ンネル長方向が前記方形の一辺に平行し且つ各々のチャ
ンネル幅方向が前記方形の前記−辺に直交する他辺に平
行するように、しかもＭＳＢ（ｎビット目）からＬＳＢ
（最下位ビット）までのインバータ群がこの記載の順
序で前記方形の前記他辺に沿って並ぶように配置されて
いる。
前記多数のコンプリメンタリＭＯ８型インバ−タ群チャ
ンネル長は、全ビットについて同一に規定される。また
、前記多数のコンプリメンタリＭＯ８！インバータのチ
ャンネル幅は１ピツトずつ下位のビットになるたびに半
分になるように規定される。例えば、ｎビット目の入カ
パッファにおいて、Ｐチャンネルの絶縁ゲート型ＦＥＴ
のチャンネル幅ｙ＜Ｗｐ とし且つＮチャンネルの絶
縁ゲート型ＦＥＴ のチャンネル幅ＹＷＮとすると、ｎ
−１ビツト目の人カパッファにおいては、Ｐチャンネル
の絶縁ゲート型ＦＥＴ のチャンネル幅がＷｐ／２に、
Ｎチャンネルの絶縁ゲート型ＦＥＴ のチャンネル幅が
ＷＮ／２にそれぞれ定められる。
ンネル長は、全ビットについて同一に規定される。また
、前記多数のコンプリメンタリＭＯ８！インバータのチ
ャンネル幅は１ピツトずつ下位のビットになるたびに半
分になるように規定される。例えば、ｎビット目の入カ
パッファにおいて、Ｐチャンネルの絶縁ゲート型ＦＥＴ
のチャンネル幅ｙ＜Ｗｐ とし且つＮチャンネルの絶
縁ゲート型ＦＥＴ のチャンネル幅ＹＷＮとすると、ｎ
−１ビツト目の人カパッファにおいては、Ｐチャンネル
の絶縁ゲート型ＦＥＴ のチャンネル幅がＷｐ／２に、
Ｎチャンネルの絶縁ゲート型ＦＥＴ のチャンネル幅が
ＷＮ／２にそれぞれ定められる。
ｎビット目の入カパッファにおいて、第１のインバータ
回路１００入力端（ゲートＧ）は入力抵抗ＩＲｎＹ介し
て入力端子■□に接続され、第２のインバータ回路１２
の出力端（ドレインＤ）は出力端ｏｎ に接続される。
回路１００入力端（ゲートＧ）は入力抵抗ＩＲｎＹ介し
て入力端子■□に接続され、第２のインバータ回路１２
の出力端（ドレインＤ）は出力端ｏｎ に接続される。
また、ｎ−１ビツト目の入力バッファにおいても同様に
して、第１のインバータ回路加の入力端は入力抵抗ｌＲ
ｎ−１ヲ介して入力端子Ｉｎ−１に接続され、第２のイ
ンバータ回路ｎ奴 の入力端は出力端０ｎ−１に接続される。なお、入力抵
抗ＩＲｎ及びｌＲｎ−１は第１の電源ラインＶＳＳ及び
第２の電源ラインＶＤＤの下をくぐるように形成されて
いる。
して、第１のインバータ回路加の入力端は入力抵抗ｌＲ
ｎ−１ヲ介して入力端子Ｉｎ−１に接続され、第２のイ
ンバータ回路ｎ奴 の入力端は出力端０ｎ−１に接続される。なお、入力抵
抗ＩＲｎ及びｌＲｎ−１は第１の電源ラインＶＳＳ及び
第２の電源ラインＶＤＤの下をくぐるように形成されて
いる。
ｎビット目の入カパツファにおいて、Ｐチャンネルの絶
縁ゲート型ＦＥＴ のソースＳのための配線層１４はク
ロス抵抗ＣＲｎＹ介して第２の電源ライン”ＤＤに接続
され、Ｎチャンネルの絶縁ゲート型ＦＥＴ のソースＳ
のための配線層は第１の電源ラインＶＳＳに接続されて
いる。また、ｎ−１ビツト目の入カパッファにおいても
同様にしてＰチャンネルの絶縁ゲート型ＦＥＴ のソー
スＳのための配線層別はクロス抵抗ＣＲｎ−Ｉ Ｙ介し
て第２の電源ラインＶＤＤに接続嘔れ、Ｎチャンネルの
絶縁ゲート型ＦＥＴ のソースＳのための配線層は第１
の電源ラインＶＳｇに接続されている。なお、第１の電
源ラインＶＳ８ は比較的低い基準電位（？ｌｌえば第
２図の接地電位に相当）を与えるものであり、第２の電
源ラインＶＤＤは比較的高い基準電位（例えば第２図の
ＶＲに相当）を与えるためのものである。
縁ゲート型ＦＥＴ のソースＳのための配線層１４はク
ロス抵抗ＣＲｎＹ介して第２の電源ライン”ＤＤに接続
され、Ｎチャンネルの絶縁ゲート型ＦＥＴ のソースＳ
のための配線層は第１の電源ラインＶＳＳに接続されて
いる。また、ｎ−１ビツト目の入カパッファにおいても
同様にしてＰチャンネルの絶縁ゲート型ＦＥＴ のソー
スＳのための配線層別はクロス抵抗ＣＲｎ−Ｉ Ｙ介し
て第２の電源ラインＶＤＤに接続嘔れ、Ｎチャンネルの
絶縁ゲート型ＦＥＴ のソースＳのための配線層は第１
の電源ラインＶＳｇに接続されている。なお、第１の電
源ラインＶＳ８ は比較的低い基準電位（？ｌｌえば第
２図の接地電位に相当）を与えるものであり、第２の電
源ラインＶＤＤは比較的高い基準電位（例えば第２図の
ＶＲに相当）を与えるためのものである。
上記のように、各ビット毎にインバータ群を配置し、そ
れらに２以上の電源ラインを接続すると共に人力ライン
及び出力ラインを接続するようにした場合には、出力ラ
インにクロス抵抗を接続することもできるが、このよう
にすると、出力ラインの電位がインバータ出力に応じて
変化するので、静電容量が増し、インバータ出力の応答
速度を遅らせる不都合がある。また、静電容量が無視で
きる程度のクロス抵抗では、その抵抗佃が大きくカリ、
変換誤差に影響を与える。
れらに２以上の電源ラインを接続すると共に人力ライン
及び出力ラインを接続するようにした場合には、出力ラ
インにクロス抵抗を接続することもできるが、このよう
にすると、出力ラインの電位がインバータ出力に応じて
変化するので、静電容量が増し、インバータ出力の応答
速度を遅らせる不都合がある。また、静電容量が無視で
きる程度のクロス抵抗では、その抵抗佃が大きくカリ、
変換誤差に影響を与える。
このよう寿問題点を解決するために、上記実施例では、
インバータ出力ラインにクロス抵抗をつけずに、電源ラ
インにクロス抵抗をつけている。
インバータ出力ラインにクロス抵抗をつけずに、電源ラ
インにクロス抵抗をつけている。
このようにした場合において、変換誤差を少なくするに
は、クロス抵抗の値を許容限以下に小石くすることと、
１ビツトずつ下位ビットになるたびにクロス抵抗が２倍
になるようにすることが有効である。
は、クロス抵抗の値を許容限以下に小石くすることと、
１ビツトずつ下位ビットになるたびにクロス抵抗が２倍
になるようにすることが有効である。
このようにクロス抵抗が２倍になるようにするために、
上記実施例では、クロス抵抗ＣＲｎ とＣＲｎ−０とを
同一の長さＬＣＲにすると共に、クロス抵抗ＣＲｎ の
幅ＹＷＣＲとしてクロス抵抗ＣＲｎ１ の幅ＹＷｃａ／
２ にしている。なお、クロス抵抗ＣＲｎ 及びＣＲｎ
１ は各々の幅方向がチャンネル幅方向に平行し且つ
各々の長さ方向がチャンネル幅方向に直交するように配
置されており、このようにすると、上記したようなＭＯ
Ｓ 型インバータ配置と相俟って入カパツファサイズヶ
小さくするのに有益である。
上記実施例では、クロス抵抗ＣＲｎ とＣＲｎ−０とを
同一の長さＬＣＲにすると共に、クロス抵抗ＣＲｎ の
幅ＹＷＣＲとしてクロス抵抗ＣＲｎ１ の幅ＹＷｃａ／
２ にしている。なお、クロス抵抗ＣＲｎ 及びＣＲｎ
１ は各々の幅方向がチャンネル幅方向に平行し且つ
各々の長さ方向がチャンネル幅方向に直交するように配
置されており、このようにすると、上記したようなＭＯ
Ｓ 型インバータ配置と相俟って入カパツファサイズヶ
小さくするのに有益である。
第５図は、第３図の■−■線に沿う断面を示すものであ
る。
る。
半導体基板（資）の表面には、拡散抵抗層３２が形成さ
れており、この拡散抵抗層３２の一端部及び他端部には
それぞれソース用配線層１４及び第一２−の電−源−ラ
インＶＤＤが接続されている。拡散抵抗層３２の上には
絶縁層３４ケ介してポリシリコン等から力る抵抗層あが
形成されており、この抵抗層Ｉの一端部及び他端部はそ
れぞれソース用配線層１４及び第２の電源ラインｖＤＤ
に接続されている。抵抗層Ｉの上には絶縁層３８ヲ介し
て第１の電源ラインＶ８Ｂが形成されており、この第１
の電源ラインＶ８８はソース用配線層１４及び第２の電
源ラインＶＤＤの間でこれらに平行に延長している。
れており、この拡散抵抗層３２の一端部及び他端部には
それぞれソース用配線層１４及び第一２−の電−源−ラ
インＶＤＤが接続されている。拡散抵抗層３２の上には
絶縁層３４ケ介してポリシリコン等から力る抵抗層あが
形成されており、この抵抗層Ｉの一端部及び他端部はそ
れぞれソース用配線層１４及び第２の電源ラインｖＤＤ
に接続されている。抵抗層Ｉの上には絶縁層３８ヲ介し
て第１の電源ラインＶ８Ｂが形成されており、この第１
の電源ラインＶ８８はソース用配線層１４及び第２の電
源ラインＶＤＤの間でこれらに平行に延長している。
クロス抵抗ＣＲｎ は、並列接続され且つ重ねて配置さ
れた２つの抵抗層３２及びあによって構成され、これと
同様にしてＣＲｎ、等の他のクロス抵抗も構成される。
れた２つの抵抗層３２及びあによって構成され、これと
同様にしてＣＲｎ、等の他のクロス抵抗も構成される。
このようにしてクロス抵抗を構成すると１．クロス抵抗
値を許容限以下に小さくするのが容易になると共にクロ
ス抵抗の占有面積を小さくしうる利点がある。
値を許容限以下に小さくするのが容易になると共にクロ
ス抵抗の占有面積を小さくしうる利点がある。
以上のように、この発明によれば、インバータ回路を各
ビット毎に一群の並列接続されたＭＯ８型インバータで
構成すると共に、ｌビットずつ下位−ビットになるたび
にｙｋｏｓ 型インバータのチャンネル幅が半分になる
ようにしたので、各ビット毎にオン抵抗が小さくなると
共に各ビット間のオン抵抗ばらつきが少なくなり、変換
精度及び製造上の収率ケ大幅に向上させることができる
。また、２方形の半導体領域内にチャンネル長間−の多
数のＭＯＳ 型インバータが配置され、これらのインバ
ータは、各々のチャンネル長方向がいずれも前記方形の
一辺に平行し且つ各々のチャンネル幅方向がいずれも前
記方形の前記−辺に直交する他辺に平行するように、し
かも最上位ビットから最下位ビットまでのインバータ群
がこの記載の順序で前記方形の前記他辺に沿って並ぶよ
うに配置されるので、半導体チップ上でインバータ回路
部が占有する面積を最小にすることができる効果もある
。
ビット毎に一群の並列接続されたＭＯ８型インバータで
構成すると共に、ｌビットずつ下位−ビットになるたび
にｙｋｏｓ 型インバータのチャンネル幅が半分になる
ようにしたので、各ビット毎にオン抵抗が小さくなると
共に各ビット間のオン抵抗ばらつきが少なくなり、変換
精度及び製造上の収率ケ大幅に向上させることができる
。また、２方形の半導体領域内にチャンネル長間−の多
数のＭＯＳ 型インバータが配置され、これらのインバ
ータは、各々のチャンネル長方向がいずれも前記方形の
一辺に平行し且つ各々のチャンネル幅方向がいずれも前
記方形の前記−辺に直交する他辺に平行するように、し
かも最上位ビットから最下位ビットまでのインバータ群
がこの記載の順序で前記方形の前記他辺に沿って並ぶよ
うに配置されるので、半導体チップ上でインバータ回路
部が占有する面積を最小にすることができる効果もある
。
第１図は、この発明にしたがってＩＣ化されるべきディ
ジタル−アナログ変換器を示す回路図、第２図は、第１
図の回路において各インバータ回路をコンプリメンタリ
ＭＯ８型インバータで構成した場合の等価回路図、 第３図は、この発明の一実施例によるＩＣ化ディジタル
−アナログ変換器における入力バッファ部の構成を示す
平面図、 第４図は、第３図におけるｎビット目の入力／々ソファ
の等価回路図、 第５図は、第３図の■−■線に沿う断面図である。 ＢＦ□〜ＢＦｎ ・・・入カパツファ、 Ｓ１％Ｓｎ・
・・アナログスイッチ、ＬＡ・・・Ｒ−２Ｒ形抵抗ラダ
ー網、１０ 、１２ 、２０ 、２２・・・インバータ
回路。 出願人 日本楽器製造株式会社 代理人 弁理士 伊沢敏昭 第１図 、ｐＦｎ 第２図 職 手続補正書（自発） 昭和団年１２月ｌＪ日 昭和郭年特許願第２１３０２３号 ２、発明の名称 ディジタル−アナログ変換器 ３、補正をする者 事件との関係 特許出願人 静岡県浜松市中沢町ｌＯ番１号 （４０７） 日本楽器製造株式会社 代表者 川 上 浩 ４、代理人 〒１１６東京都荒川区西日暮里５丁目１１番７号ＹＭビ
ル７０２号 ５、補正の対象 ６−補正の内容 （１）明細書の「特許請求の範囲」の欄を添付別紙の通
９補正する。 （２）明細書第７頁、第２行〜第４行に［インバータ回
路１０は・・・・・・含んでおシ、」とあるの乞、［イ
ンバータ回路１０はコンプリメンタリＭＯ８型インバー
タから成り、］に訂正する。 （３）明細書第７頁、第２行〜第４行、第１行に「しか
も・・・・・・この記載の順序で」とあるのを、「シか
も複数ビットのインバータ群がビット順に」に訂正する
。 （４）明細書第８頁、第５行に「全ビットについて」と
あるのを、「複数ビットのインバータ群について」に訂
正する。 （５）明細書第１３頁、第１１行に「静電容量が増し、
」とあるのを、「静電容量のため、」に訂正する。 （６）明細書第１３頁、第８行〜第９行に「しかも・・
・・・・この記載の順序で」とあるのを、［しかも複数
ビットのインバータ群がビット順に」に訂正する。 （７）図面の第４図及び第５図を添付別紙の通シ補正す
る。 以上 特許請求の範囲 （ａ）ディジタル入力の複数ビットにそれぞれ対応した
複数のインバータ回路と、 （ｂ）前記ディジタル入力の複数ビットの信号をそれぞ
れ前記複数のインバータ回路を介して受信する複数の入
力端子を有し、これらの入力端子からの信号ヲリニアＤ
Ａ変換するＲ−２Ｒ形抵抗ラダー網と、 （ｅｌこの抵抗ラダー網からアナログ出力を取出すため
の出力手段と ンそなえたディジタル−アナログ変換器において、前記
複数のインバータ回路は、各ビット毎に一群の並列接続
されたＭＯＳ 型インバータを含む形でほぼ方形の半導
体領域内に形成され、この半導体領域内の多数のＭＯＳ
型インバータは、各々のチャンネル長方向がいずれも
前記方形の一辺に平行し且つ各々のチャンネル幅方向が
いずれも前記方形の前記−辺に直交する他辺にほぼ平行
するように、しかも聚飲ピッ上Ｏインバータ群がビット
順に前記方形の前記他辺に沿って並ぶように配置され、
前記多数のＭＯＳ 型インバータのチャンネル長は前記
複数ビット９Δし企ど：１色群ユについては一一一□□
−雫−駒■−１−１１．□１−□響ぼ同一に規定され、
前記多数のＭＯＳ 型インバータのチャンネル幅は１ビ
ツトずつ下位のビットになるたびに半分になるように規
定されているととＺ特徴とするディジタル−アナログ変
９！。
ジタル−アナログ変換器を示す回路図、第２図は、第１
図の回路において各インバータ回路をコンプリメンタリ
ＭＯ８型インバータで構成した場合の等価回路図、 第３図は、この発明の一実施例によるＩＣ化ディジタル
−アナログ変換器における入力バッファ部の構成を示す
平面図、 第４図は、第３図におけるｎビット目の入力／々ソファ
の等価回路図、 第５図は、第３図の■−■線に沿う断面図である。 ＢＦ□〜ＢＦｎ ・・・入カパツファ、 Ｓ１％Ｓｎ・
・・アナログスイッチ、ＬＡ・・・Ｒ−２Ｒ形抵抗ラダ
ー網、１０ 、１２ 、２０ 、２２・・・インバータ
回路。 出願人 日本楽器製造株式会社 代理人 弁理士 伊沢敏昭 第１図 、ｐＦｎ 第２図 職 手続補正書（自発） 昭和団年１２月ｌＪ日 昭和郭年特許願第２１３０２３号 ２、発明の名称 ディジタル−アナログ変換器 ３、補正をする者 事件との関係 特許出願人 静岡県浜松市中沢町ｌＯ番１号 （４０７） 日本楽器製造株式会社 代表者 川 上 浩 ４、代理人 〒１１６東京都荒川区西日暮里５丁目１１番７号ＹＭビ
ル７０２号 ５、補正の対象 ６−補正の内容 （１）明細書の「特許請求の範囲」の欄を添付別紙の通
９補正する。 （２）明細書第７頁、第２行〜第４行に［インバータ回
路１０は・・・・・・含んでおシ、」とあるの乞、［イ
ンバータ回路１０はコンプリメンタリＭＯ８型インバー
タから成り、］に訂正する。 （３）明細書第７頁、第２行〜第４行、第１行に「しか
も・・・・・・この記載の順序で」とあるのを、「シか
も複数ビットのインバータ群がビット順に」に訂正する
。 （４）明細書第８頁、第５行に「全ビットについて」と
あるのを、「複数ビットのインバータ群について」に訂
正する。 （５）明細書第１３頁、第１１行に「静電容量が増し、
」とあるのを、「静電容量のため、」に訂正する。 （６）明細書第１３頁、第８行〜第９行に「しかも・・
・・・・この記載の順序で」とあるのを、［しかも複数
ビットのインバータ群がビット順に」に訂正する。 （７）図面の第４図及び第５図を添付別紙の通シ補正す
る。 以上 特許請求の範囲 （ａ）ディジタル入力の複数ビットにそれぞれ対応した
複数のインバータ回路と、 （ｂ）前記ディジタル入力の複数ビットの信号をそれぞ
れ前記複数のインバータ回路を介して受信する複数の入
力端子を有し、これらの入力端子からの信号ヲリニアＤ
Ａ変換するＲ−２Ｒ形抵抗ラダー網と、 （ｅｌこの抵抗ラダー網からアナログ出力を取出すため
の出力手段と ンそなえたディジタル−アナログ変換器において、前記
複数のインバータ回路は、各ビット毎に一群の並列接続
されたＭＯＳ 型インバータを含む形でほぼ方形の半導
体領域内に形成され、この半導体領域内の多数のＭＯＳ
型インバータは、各々のチャンネル長方向がいずれも
前記方形の一辺に平行し且つ各々のチャンネル幅方向が
いずれも前記方形の前記−辺に直交する他辺にほぼ平行
するように、しかも聚飲ピッ上Ｏインバータ群がビット
順に前記方形の前記他辺に沿って並ぶように配置され、
前記多数のＭＯＳ 型インバータのチャンネル長は前記
複数ビット９Δし企ど：１色群ユについては一一一□□
−雫−駒■−１−１１．□１−□響ぼ同一に規定され、
前記多数のＭＯＳ 型インバータのチャンネル幅は１ビ
ツトずつ下位のビットになるたびに半分になるように規
定されているととＺ特徴とするディジタル−アナログ変
９！。
Claims (1)
- 【特許請求の範囲】 （ａ）ディジタル入力の複数ビットにそれぞれ対応した
複数のインバータ回路部、 （ｂｌ前記ディジタル入力の複数ビットの信号をそれぞ
れ前記複数のインバータ回路を介して受信する複数の入
力端子を有し、これらの入力端子からの信号’Ｙ ＩＪ
ニアＤＡ変換するＲ−２Ｒ形抵抗ラダー網と、 （ｃ）この抵抗ラダー網からアナログ出力を取出すため
の出力手段と 乞そなえたディジタル−アナログ変換器において、前記
複数のインバータ回路は、各ビット毎に一群や並列接続
嘔れたＭＯＳ 型インバータを含む形でほぼ方形の半導
体領域内に形成され、この半導体領域内の多数のＭＯＳ
型インバータは、各々のチャンネル長方向がいずれも
前記方形の一辺に平行し且つ各々のチャンネル幅方向が
いずれも前記方形の前記−辺に直交する他辺にほぼ平行
するように、しかも最上位ビットから最下位ビットまで
のインバータ群がこの記載順序で前記方形の前記他辺に
沿って並ぶように配置され、前記多数のＭＯＳ 型イン
バータのチャンネル長は全ビットについてほぼ同一に規
定されご前記多数のＭＯＳ 型インバータのチャンネル
幅は１ビツトずつ下位のビットになるたびに半分になる
ように規定されていることを特徴とするディジタル−ア
ナログ変換器つ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302383A JPS60105323A (ja) | 1983-11-12 | 1983-11-12 | デイジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302383A JPS60105323A (ja) | 1983-11-12 | 1983-11-12 | デイジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105323A true JPS60105323A (ja) | 1985-06-10 |
Family
ID=16632225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21302383A Pending JPS60105323A (ja) | 1983-11-12 | 1983-11-12 | デイジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105323A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158823A (ja) * | 1987-10-05 | 1989-06-21 | General Electric Co <Ge> | スイッチ機能補償付きディジタル・アナログ変換器 |
| JPH01165212A (ja) * | 1987-10-05 | 1989-06-29 | General Electric Co <Ge> | 多ビット並列ディジタル信号回路用のインピーダンス変換回路 |
| JPH0461521A (ja) * | 1990-06-29 | 1992-02-27 | Mitsubishi Electric Corp | ディジタル・アナログ変換器 |
| JPH09139674A (ja) * | 1995-11-14 | 1997-05-27 | Kawasaki Steel Corp | Ｄａコンバータ |
| JP2006165736A (ja) * | 2004-12-03 | 2006-06-22 | Rohm Co Ltd | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871724A (ja) * | 1981-10-26 | 1983-04-28 | Nec Corp | デイジタル−アナログ変換回路 |
-
1983
- 1983-11-12 JP JP21302383A patent/JPS60105323A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871724A (ja) * | 1981-10-26 | 1983-04-28 | Nec Corp | デイジタル−アナログ変換回路 |
Cited By (7)
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| JP4570946B2 (ja) * | 2004-12-03 | 2010-10-27 | ローム株式会社 | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
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