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JPS59930A - 半導体素子のマウント方法 - Google Patents

半導体素子のマウント方法

Info

Publication number
JPS59930A
JPS59930A JP11012782A JP11012782A JPS59930A JP S59930 A JPS59930 A JP S59930A JP 11012782 A JP11012782 A JP 11012782A JP 11012782 A JP11012782 A JP 11012782A JP S59930 A JPS59930 A JP S59930A
Authority
JP
Japan
Prior art keywords
wafer
bonding agent
chip
adhesive
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11012782A
Other languages
English (en)
Inventor
Shigeo Fujita
藤田　繁男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11012782A priority Critical patent/JPS59930A/ja
Publication of JPS59930A publication Critical patent/JPS59930A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体素子のマウント方法に関するものであ
る。
従来この種のマウント方法として、第１図に示すように
、セラミック、ガラスエポキシ、フェノール等よシなる
基板（１）上の必要な場所（２）に、ディスペンス、ス
タンプ、印刷などによシ液状状態、即ちＡステージの接
着剤（３）を塗布し、該接着剤（３）の上に、例えばＩ
Ｃ，ト？ンジスタ、ダイオードなどの半導体素子（４）
を乗せ、該半導体素子（４）をその上から一定の圧力で
押しつけ、′この後、熱硬化性樹脂の場合は温度を上げ
て硬化させ、常温硬化の場合は室温放置で硬化を完了さ
せる方法があった。そしてこの方法による接着機構は、
被接着面上の水分子との水素結合による分子間凝集力に
よるものと言われている。
ところが本方法は、樹脂塗布時のミスや位置ズレ、樹脂
量の大小等の問題でパターン間のショートやチップの接
着剤による汚染などが頻繁におこシ、コストの増大、信
頼性の低下につながっていたＯ 本発明はこれらの従来の方法の問題点を解決するために
なされたものであシ、あらかじめウェハ裏面に接着剤を
塗布し、これを乾燥して上記接着剤を半硬化の状態にし
、上記ウェハをチップ状態にブレークし、該チップを所
要の場所に載置して上記接着剤を加熱硬化するようにす
ることによシ、樹脂塗布時のミス、位置ズレ、樹脂量の
大小などとは無関係に安価で高信頼度の半導体素子の得
られる半導体素子のマウント方法を提供することを目的
としている。
以下この発明の一実施例を図について説明する。
第２図において、（５）は個々の半導体素子、いわゆる
チップする前の状態であシ、一般にウエノ・と呼ばれる
。該ウェハ（５）の裏面に接着剤（６）を一定の厚みで
塗布する。これを高温乾燥し、該接着剤（６）の硬化を
幾分進めた状態（半硬化状態）、いわゆるＢステージに
する。この後ウェハ（５）を切断してチップ状態（至）
にする。該チップ（財）を基板ｃ１１１の必要な場所＠
に置き、本硬化のための熱を加えて硬化を完了させる。
なお以上では基板上への接着について述べたが、本発明
はリードフレーム上やヒートシンク上への接着にも応用
できる。又半導体素子のマウントのみならず、コンデン
サのリード付、チップ抵抗のリード付などにも応用可能
である。
以上の如く、本発明によれば、あらかじめウェハ裏面に
接着剤を塗布し、これを乾燥して上記接着剤を半硬化の
状態にし、上記ウェハをチップ状態にブレークし、該チ
ップを所要の場所に載置して上記接着剤を加熱硬化する
ことによシ、ディスペンス、スタンプ、印刷などの工程
が不必要であシ、樹脂塗布時のミス、位置ズレ、樹脂量
の大小などは無関係となシ、非常に安価で、高信頼度の
半導体素子のマウントができる効果がある。
【図面の簡単な説明】
第゛１図は従来の半導体素子のマウント方法を示す図、
第２図は本発明の一実施例による半導体素子のマウント
方法を示す図である。 ０υ・・・基板、＠・・・所要の場所、（至）・・・半
導体素子、（５）・・・Ｂステージの接着剤のついたウ
ェハ、（６）・・・Ｂステージの接着剤。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体素子を被接着体に接着剤でダイボンドする
    マウント方法であって、あらかじめウェハ裏面に接着剤
    を塗布し、これを乾燥して上記接着剤を半硬化の状態に
    し、上記ウェハをチップ状態にブレークし、該チップを
    所要の場所に載置して上記接着剤を加熱硬化するように
    したことを特徴とする半導体素子のマウント方法。
JP11012782A 1982-06-25 1982-06-25 半導体素子のマウント方法 Pending JPS59930A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11012782A JPS59930A (ja) 1982-06-25 1982-06-25 半導体素子のマウント方法

Applications Claiming Priority (1)

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JP11012782A JPS59930A (ja) 1982-06-25 1982-06-25 半導体素子のマウント方法

Publications (1)

Publication Number Publication Date
JPS59930A true JPS59930A (ja) 1984-01-06

Family

ID=14527707

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11012782A Pending JPS59930A (ja) 1982-06-25 1982-06-25 半導体素子のマウント方法

Country Status (1)

Country Link
JP (1) JPS59930A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0134606A2 (en) * 1983-08-03 1985-03-20 National Starch and Chemical Corporation Carrier film with conductive adhesive for dicing of semiconductor wafers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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